Forex 거래 도서 우르두 pdf 편집기

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상기 제 1 가산 블록은 상기 하위 절반 슬라이스를 수신하여 가산하여 1 비트 가산기 및 3 비트 하위 하프 값을 출력하는 제 1 가산기 블록을 포함하고, 제 2 가산기 상기 상위 절반 슬라이스를 수신 및 추가하고 4 비트 제로 관련 중간 값을 출력하는 제로 캐리 로딩 (zero-carry-loaded) 블록을 포함하고, 상기 제로 - 관련 중간 값 또는 상기 하나 - 관련 중간 값 중 하나를 1 비트 섹션 - 바이너리 값으로서 통과시키는 제 1 4- 비트 멀티플렉서를 더 포함하며, 상기 가산기의 캐리 아웃 및 상기 가산기의 캐리 아웃에 기초한 3 비트의 상위 절반 값을 포함하고, 상기 상위 절반 값 및 상기 하위 절반 값은 제 1 항에있어서, 상기 제 1 가산기 블록은 1- 비트 캐리 - 인 값을 더 수신하는 캐리 선택기 가산기. 제 1 항에있어서, 상기 캐리 선택기 가산기는, 상기 6 비트 가산 슬라이스를 추가하기위한 적어도 하나의 제 2 섹션을 포함하며, 상기 제 2 섹션은 7 비트 제로 - 관련 중간 결과를 제공하기위한 제 2 가산 블록을 포함한다. 상기 제 1 가산 블록을 포함하는 제 3 가산 블록 상기 제 1 가산기 블록은 1- 캐리 로딩되고 상기 섹션 - 캐리 - 아웃, 그 상위 - 절반 값, 및 상기 하위 절반 값은 7- 비트 1-로드 중간 결과를 형성하고, 7- 비트 상기 제로 - 관련 중간 결과 또는 상기 1- 관련 중간 결과 중 하나를 1- 비트 섹션 - 캐리 아웃, 추가 하이 - 하프 값 및 추가 하하 - 값으로서 상기 섹션 - 상기 제 1 섹션 또는 다른 상기 제 2 섹션으로부터의 캐리 - 아웃 (carry-out) 제 3 항에있어서, 상기 제 2 가산 블록은 상기 제 3 가산 블록으로부터 상기 제 7 가산 블록으로 상기 제로 - 관련 중간 값 또는 상기 하나 관련 중간 값 중 하나를 통과 시키도록 다른 상기 제 2 가산기 블록에 의해 제어되는 다른 상기 제 1 4- 비트 멀티플렉서를 포함하며, 제 3 항에있어서, 상기 제 2 가산 블록은 제 1 가산 블록을 포함하고, 상기 제 1 가산기 블록은 제로 - 캐리 로딩되고 상기 섹션 - 캐리 - 아웃은 상기 상위 - 절반 값이고, 상기 하위 절반 값은 7 비트 제로 로딩 된 중간 결과를 형성한다 .6 진수 가산을 가산하여 2 진 합을 생성하는 캐리 선택 가산기로서, 6 비트 가수를 가산하기위한 제 1 가산 수단을 갖는 제 1 섹션 3 비트 하프 하프 슬라이스 및 3 비트 하프 하프 슬라이스를 갖는 가산 값들로부터의 가산들로부터의 상기 제 1 가산 수단들로부터의 상기 제 2 가산 수단들로부터의 상기 제 2 가산 수단들에 의해 수행되고, out과 3 비트 lower-half v 상기 상위 1/2 슬라이스를 수신 및 추가하고 4 비트 제로 관련 중간 값을 출력하는 제로 캐리 로딩 된 제 2 캐리 로딩 수단을 더 포함하는 것을 특징으로하는 장치. 상기 제로 - 관련 중간 값 또는 상기 하나의 관련된 중간 값 중 하나를 1- 비트 섹션으로서 전달하기위한 4- 비트 1- 관련 중간 값을 출력하는 제 4의 4- 비트 멀티플렉싱 수단을 더 포함하는, 및 상기 가산기 - 캐리 - 아웃에 기초하여 3- 비트 상위 절반 값을 포함하고, 상기 상위 절반 값 및 상기 하위 절반 값은 상기 6 비트 가산 슬라이스에 대응하는 6 비트 총 슬라이스를 형성하는, 제 6 항에있어서, 상기 제 1 가산기 수단은 또한 1- 비트 캐리 - 인 값을 수신하기위한 것 인, 캐리 셀 선택 가산기. 제 6 항에있어서, 상기 6 비트 캐리 - 인 값을 추가하기위한 적어도 하나의 제 2 섹션을 더 포함하며, 상기 제 2 섹션은 7 비트 제로 - 관련 중간 - 결과를 계산하기위한 제 2 가산 수단을 포함한다. 상기 제 1 가산 수단은 1 캐리 로딩이고 상기 섹션 반출, 상기 상위 절반 값 및 상기 하위 절반 값은 7 비트 제 1 가산 수단을 포함하는 제 1 가산 수단을 포함하고, 상기 제로 - 관련 중간 - 결과 또는 상기 하나 - 관련된 중간 결과 중 하나를 1- 비트 섹션 - 캐리 - 아웃, 추가의 더 높은 반값 및 상기 제 1- 제 2 중간 - 결과로서 전달하는 7-로드 된 중간 결과 및 7- 비트 멀티플렉싱 수단을 포함하는, 제 8 항에있어서, 상기 제 2 가산 수단은 다른 하나에 의해 제어되는 상기 제 1의 4- 비트 멀티플렉싱 수단을 더 포함하고, 상기 제 2 가산 수단은 상기 제 1 섹션 또는 다른 제 2 섹션으로부터의 상기 섹션 - 상기 제로 가산 된 중간 값 또는 상기 하나의 관련된 중간 값을 상기 제 3 가산 수단으로부터 상기 7- 비트 멀티플렉싱 수단으로 전달하는 제 2 가산기 수단을 더 포함하는 캐리 선택 아더. 제 8 항에있어서, 상기 제 2 가산 수단은 상기 제 1 첨가제 n은 상기 제 1 가산 수단이 제로 캐리 로딩되고 상기 섹션 반출, 상기 상위 절반 값, 및 상기 하위 절반 값이 7 비트 제로 로딩 중간 결과를 형성하는 것을 의미한다 .11A 바이너리 가산을 생성하기 위해 2 개의 바이너리 가산을 가산하는 선택 프로세스를 수행하는 단계; 3 비트 하위 하프 슬라이스 및 3 비트 하프 하프 슬라이스를 각각 포함하는 가수에서 6 비트 가산 슬라이스를 추가합니다. 1은 상기 하위 절반 슬라이스들을 부가하고 1 비트 가산기 및 3 비트 하위 절반 값을 출력하는 단계를 포함한다. 2는 제로 캐리 로딩 방식으로 상기 상위 절반 슬라이스를 부가하고 4 비트 제로와 관련된 중간 값을 출력한다. 3은 1 캐리 로딩 방식으로 상기 상위 절반 슬라이스를 부가하고 4 비트 1 관련 중간 값 및 4 비트 출력을 출력한다. 4는 상기 제로 - 관련 중간 값 또는 상기 하나의 관련된 중간 값을 상기 가산기 - 캐리 아웃에 기초하여 1- 비트 섹션 - 캐리 아웃 및 3- 비트 하이 - 값으로 멀티플렉싱하고, 상기 더 높은 상기 하프 값은 상기 6 비트 가산 슬라이스들에 대응하는 6 비트 합계 슬라이스를 형성하고, 상기 하위 노드 절반 슬라이스들 및 상기 상위 절반 슬라이스들을 상기 가산 부를 운반하는 각각의 입력 넷들로부터 수신하는 단계를 더 포함하는, 캐리 선택 프로세스. 제 11 항에있어서, 상기 캐리 선택 제 11 항에있어서, 1- 비트 캐리 - 인 값을 수신하고, 상기 1이 상기 1- 비트 캐리 - 인 값에 기초하여 수행되는, 상기 a에 선행하는 단계를 더 포함하는, 캐리 선택 프로세스. 제 11 항의 캐리 선택 프로세스 포함한다. c) 각각이 부가적인 하반부 슬라이스 및 추가의 상위 하프 슬라이스를 각각 포함하는 적어도 하나의 추가 가산 슬라이스 세트를 부가하는 단계. 제 1 항에있어서, 상기 추가 하위 하프 슬라이스 및 상기 추가 상위 하프 슬라이스에 기초하여 추가의 제로 - 관련 중간 결과를 계산하는 단계를 더 포함하는 방법. 상기 추가 하프 - 절반 슬라이스들 및 상기 추가의 더 높은 하프 - 슬라이스들 및에 기초하여 추가 1-로드 된 중간 - 결과를 계산하는 단계; 3은 상기 부가적인 제로 - 관련 중간 결과 또는 상기 추가의 하나의 관련된 중간 결과를 상기 섹션 - 캐리에 기초하여 추가 섹션 - 캐리 아웃, 추가 하이 - 값 및 추가 하하 - 값으로서 다중화하여 전달하는 단계 상기 추가의 상위 절반 값 및 상기 하위 하위 절반 값은 상기 추가 가산 슬라이스들에 대응하는 부가적인 총 슬라이스를 형성하고, 본 발명은 일반적으로 산술 처리 및 계산을 수행하는 전기 컴퓨터에 관한 것으로, 보다 구체적으로는 숫자 자릿수가 동시에 부가되는 컴퓨터에 관한 것이다. 배경 기술 추가는 기본 동작이다 , 종종 컴퓨터 프로세서가 유용한 태스크를 수행 할 수있는 속도를 결정적으로 결정한다. 가산과 같은 논리적 연산을 수행하는 디지털 회로는 멀티 비트 가산기를 구현하기 위해 다수의 상이한 기술을 사용하는 종래 기술에서 이미 잘 알려져 있으며, 이러한 회로에서의 고려는 2 개의 멀티 비트 이진수를 합산 할 때 캐리를 처리하는 방법이다. 간단히 말하면, 임의의 비트 위치에서의 합계는 이전의 임의의 하위 비트 위치로부터의 캐리 또는 동등하게 기술 된 임의의 비트에서의 캐리를 포함해야한다 위치는 모든 하위 비트 입력에 따라 달라집니다. 예를 들어, 일반적인 리플 캐리 기법에서는 비트 위치 합계와 캐리 값 다음 비트는 최하위 비트로 시작하여 최상위 비트로 끝나는 시간에 순차적으로 계산됩니다. 이는 계산 속도가 느려지지만 회로 면적이 작고 전력 소비가 낮아지는 경향이 있습니다. 대조적으로 높은 작동 속도는 예를 들어, WEINBERGER, 고속 프로그래머블 로직 어레이 덧셈기, IBM 저널 연구 및 개발, Vol 23, No 2, pp 163-78 1979에서 볼 수 있듯이 모든 비트 위치를 동시에 병렬로 계산하는 로직 어레이 기반 기술을 사용하여 얻을 수있다. BEDRIJ, Carry-Select Adder, IRE Transaction on Electronic Computers 등의 carry-select 기술과 같은 부분 병렬 처리를 사용하는 몇 가지 기술도 알려져있다. Vol EC-11, pp 340-46, 1962 또한 다양한 기술의 혼합 및 혼합이 있지만 일반적으로 신호 환경에 맞게 조정됩니다. 16 비트, 32 비트, 64 비트 및 128 비트 워드 크기와 같은 8 비트를 포함한다. 컴퓨터 프로세싱에서의 부가의 중요성 및 디지털 회로에 사용되는 종래 기술의 방식에 의해 부과되는 경향이있는 불행한 절충 , 신기술에 대해 신속하고, 유연하며, 효율적이며, 적응 가능한 새로운 가산기를 갖는 것이 바람직하다. 예를 들어, 이러한 새로운 가산기는 제한없이, 오늘날의 공통 가산기와 동등하거나 그 이상인 속도로 동작 할 수 있어야하고, 워드 크기, 예를 들어, 9 비트 또는 18 비트 워드, 다이 면적 및 전력을 아낄 필요가없고, 멀티 프로세서 어레이 및 임베디드 시스템 애플리케이션에서 사용 가능하다. 따라서, 본 발명의 목적은, 간단히, 본 발명의 바람직한 일 실시 예는 이진 합을 생성하기 위해 2 개의 이진 가산을 가산하는 캐리 선택 가산기이다. 덧셈 블록을 형성하는 A 섹션은 6 비트 가산 슬라이스 3 비트 하위 하프 슬라이스 및 3 비트 하프 하프 슬라이스를 각각 포함하는 가산 값으로부터이 섹션 가산 블록은 3 개의 가산기 블록 및 4 비트 멀티플렉서를 포함한다. 제 1 가산기 블록은 하위 하프 슬라이스 1 비트 가산기 및 3 비트 하위 하프 값을 슬라이스하여 출력한다. 제 2 가산기 블록은 제로 캐리 로딩되고, 상위 1/2 슬라이스를 수신 및 가산하여 4 비트 제로 제 3 가산기 블록은 하나의 캐리 로딩되고 상위 1/2 슬라이스를 수신하여 더하여 4 비트 1 관련 중간 값을 출력한다. 멀티플렉서는 제로와 관련된 중간 값 또는 1 개의 관련 중간 값을 가산기의 캐리 아웃에 기초한 1 비트 섹션 캐리 아웃 및 3 비트 하이 이너 값으로 설정함으로써, 상위 절반 값 및 하위 절반 값은 6을 형성한다 6- 비트 가산 슬라이스들에 대응하는 비트 - 비트 합 슬라이스를 생성한다. 본 발명의 이들 및 다른 목적들 및 장점들은 당업자 본 발명을 수행하는 최선의 현재 알려진 모드 및 본원에 기술 된 바람직한 실시 예의 산업적 응용 가능성의 설명과 도면의 도면에 도시 된 관점에서 본 기술 분야에서 통상의 지식을 가진자는 본 발명의 사상을 벗어나지 않는다. 본 발명의 목적 및 이점은 도면의 첨부 된 도면과 함께 다음의 상세한 설명으로부터 명백해질 것이다. 도 1A-B는 캐리 - 선택 CS의 제 1 예시적인 18- 비트 실시 예의 개략적 인 블록도이다 도 1a는 CS 가산기를 상세히 도시하고, 도 1b는 논의에서 사용 된 참조를 갖는 CS 가산기를 도시한다. 도 2는 3- 비트 결합 가산기의 내부 구성을 도시하는 개략도이다. 블록을 도시한다. 도 3a 및도 3b의 CS 가산기의 타이밍도는 입력 변수들 (ar)을 나타내는 디지털 신호들 이후의 스테이지들을 통한 신호 전파를 도시 한 것이다. 도 4는 기초가되는 기술이 상당한 와이어 지연을 갖는 애플리케이션에서 바람직 할 수있는 본 발명의 CS 가산기의 대안적인 실시 예를 도시하는 개략적 인 블록도이다. 본 발명의 바람직한 실시 예는 본 명세서의 다양한 도면들 및 특히도 1의 도면들에 도시 된 바와 같이 캐리 - 선택 CS 가산기이다. 본 발명은 고속 캐리 - 셀렉트 가산기 (CS) 가산기 (10)를 제공한다. 고속 캐리 - 셀렉트 가산기 (CS adder) (10)는 기본적으로 2 게이트 지연을 갖는 고속 가산기 인 3 비트 최소 가산기 블록 성능 및 병렬 캐리 선택을 재귀 적으로 6 비트 스테이지에서 수행 할 수있다. 요약하면, CS 가산기 (10)의 두 개의 18 비트 예시적인 실시 예가 본 명세서의 예로서 제시된다. 둘 다 두 개의 바이너 1 비트 캐리 아웃 (carry-out) 및 2 진 18 비트 합계 워드를 제공하기위한 18 비트 또는 그 이하의 가산 워드 18 비트 수는 3 개의 6 비트 슬라이스로 보여지며, 하프 3 비트 슬라이스 및 하프 하프 3 비트 슬라이스 가산 워드의 각 3 비트 슬라이스에 대해 적어도 하나의 3 비트 가산기 블록이 사용됩니다. 이러한 가산기 블록은 하위 3 비트 슬라이스 비트 0-2 및 중복 된 3 비트 가산기 블록의 배열이 상위 비트 비트 3-17에 대해 사용된다. 이들 실시 예의 제 1 실시 예에서, 11 개의 총 3 비트 가산기 블록이 사용되며, 제 2의 15 비트 총 3 비트 본 발명의 CS 가산기 (10)가 예를 들어 12 비트 또는 24 비트 워드 크기를 다루기위한 다른 워드 크기 실시 예에서도 구현 될 수 있지만, 본 발명자는 현재 조합 3 비트를 사용하는 18 비트 디바이스 가산기 블록 이것은 특히 신호 환경을 위해 설계된 종래 기술 장치의 단점을 극복한다 이는 8- 비트의 배수를 사용하여 수행된다. 이것은 또한 단일 - 칩 멀티 프로세서 어레이에서 사용하기에 특히 적합하다는 것이 입증되었고, 따라서 본 발명의 발명자에 의해 제조 된 장치에서 본 발명의 CS 가산기 (10)의 실시 예가 매우 잘 서비스되도록 허용한다. 본 발명에 따른 CS 가산기 (10)의 제 1의 예시적인 18 비트 실시 예의 블록도. 도 1a는 CS 가산기 (10)를 상세하게 도시하고, 도 1b는 후술하는 참조에서 CS 가산기 (10)를 도시한다. CS 가산기 (10)는 3 개의 입력을 수용하고 2 개의 출력을 제공한다. 입력은 제 1 입력 넷 (12) 상에 제공된 제 1 18 비트 가산 워드, 제 2 입력 넷 (14) 상에 제공된 제 2 18 비트 가산 워드 및 선택적인 1- 비트 캐리 - 인 캐리 인 라인 (16) 상에 출력된다. 출력은 결과 넷 (18) 상에 제공된 18 비트의 합계 워드 및 캐리 아웃 라인 (20) 상에 제공된 1 비트 캐리 아웃을 포함한다. 도 4를 간단히 참조하면, 여기서 서술 된 CS 가산기 (10)는 각각 3 개의 m (27a-d)의 배열을 포함하는 아버 섹션들 (22, 24, 26)을 포함한다. 가산 블록 (27a)은 캐리 - 인 라인 (16)상의 하나 또는 0을 수용 할 수 있다는 것을 의미하는 캐리 - 로딩되지 않는다. CS 가산기 (10)는 캐리 인을 받아 들일 필요가 전혀 없기 때문에, 가산 블록 (27d)의 예는 가산 블록 (27a) 대신에 사용될 수있다. 대조적으로, 도 1a-B의 실시 예에 특정한 가산 블록 (27b) , 즉 최저 차수 가산기 블록에서 제로 캐리 - 인 (zero carry-in) 값을 사용하는 것이 하드 - 와이어드됨을 의미한다. 더욱이, 가산 블록 (27c)은 하나의 캐리 - 인 값을 사용하기 위해 하드 - 도 4의 실시 예에 특정 된 가산 블록 (27d)은 또한 도면을 참조하여 현재 논의 된 상이한 내부 구성 요소를 사용하지만 0 로딩되지만, 섹션 22 및 가산 블록 (27) a는 하나이며 동일하고 섹션 24 (26)는 모두 addit 이러한 방식으로 섹션 (22,24,26) 및 가산 블록 (27a-d)을 보면 본 발명의 CS 가산기 (10)의 재귀 적 측면이 강조된다 이제도 1A-B를 참조하면, 섹션들 (22,24,26)은 11 개의 조합 가산기 블록들, 집합 적으로 가산기 블록들 (28), 개별적으로 가산기 블록들 (28a-k), 5 개의 4 비트 2-to-1 멀티플렉서들 두 개의 18- 라인 입력 네트 (12,14)는 각각 6- 비트 멀티플렉서 (32a-b)를 운반하는 3 개의 서브넷 (36, 38, 40) 따라서, 두 가수들의 비트 0-5가 섹션 22에 전달되고, 두 가수들의 비트 6-11이 섹션 24에 전달되고, 두 가수들의 비트 12-17이 전달된다 도시 된 바와 같이 섹션 (26)에 제공된다. 만약 제공된다면, 캐리 인 라인 (16)상의 1- 비트 캐리 - 인이 또한 섹션 22에서, 서브넷 (36)의 6 라인 부분은 도시 된 바와 같이 2 개의 3- 라인 서브넷 (44, 46)으로 분할한다. 서브넷 (44)은 3 개의 하위 비트, 즉 하위 6 비트의 하위 절반 3 비트 슬라이스 여기에서 가산기 블록 (28a) 에의 가산들 모두의 비트들 0-2 및 서브넷 (46)은 동일한 6 비트 슬라이스의 상위 절반의 3 비트 슬라이스, 여기서는 두 가수들의 가중치들 가산기 블록 (28b) 및 가산기 블록 (28c) 모두 가산된다. 캐리 인 라인 (16) 상에 제공된 1- 비트 캐리 - 인은 가산기 블록 (28a)으로 전달되고 가산기 블록 (28b) 및 가산기 블록 (28c)은 1 또는 2의 하드 와이어드 입력을 갖는다. 마찬가지로, 섹션 24에서, 서브넷 (38)의 6 개 라인 부분은 도시 된 바와 같이 2 개의 3- 라인 서브넷 (48, 50)으로 분할된다. 그리고 섹션 (26)에서 서브넷 (40)의 6 개 라인 부분은 2 개의 3- 라인 서브넷 그러나, 섹션 24 (26)에서 도시 된 바와 같이, 서브 - 라인 서브넷 (52, 54)을 통해 전송되지만, 가산 블록 (28d-k) 모두는 도시 된 바와 같이, 1 또는 0의 하드 와이어드 입력을 갖는다. 각각의 가산기 블록 (28)은 각각의 4- 라인 서브넷 (46)을 개별적으로 서브넷 (56a-k) 각각에 공급한다. 각각의 4- 비트 멀티플렉서 (30a-e)는 각각의 4- 라인 서브넷 (58a - 2 개의 7- 비트 멀티플렉서들 (32a-b)은 각각의 7- 라인 서브넷 (60a-b)을 공급한다. 기능적 관점에서 현재 논의 된이 모든 것을 효과적으로 달성하는 것은 서브넷 (62)에 섹션 (22) 서브넷 (64)은 서브넷 (66)에 공급되고, 이들 서브넷 (62, 64, 66)은 결과 네트 (18)로 결합된다. 서브 노드 (44)의 2 개의 3- 라인 섹션은 비트 0-2의 값으로 3 개의 최하위 비트 (LSB)를 수신하고, 캐리 - 인 라인 (16)은 1- 비트 캐리 - 인 값으로 그것을 공급한다. 그 다음, 4- 라인 서브넷 (56a)에 각 가산 값으로부터의 비트 0-2의 합을 포함하는 4 비트 값을 공급하고, adder-carry-out bit. Next는 가산기 블록 (28b)과 가산기 블록 (28c)을 고려한다. 서브넷 (46) 내의 두 개의 3- 라인 섹션은 w 즉, 가산기 내의 비트 3 내지 비트 5의 값은 실제 캐리 값으로 작업하기보다는 가산기 블록 (28b)이 제로 값을 사용하도록 배선 처리되고, 가산기 블록 (28c)이 하나의 값을 사용하도록 배선 처리 된 이러한 방식으로, 가산기 블록 (28b) 및 가산기 블록 (28c)은 각각의 가수로부터 비트 3-5의 가능한 합계를 포함하는 4 비트 중간 값으로 4 라인 서브넷 (56b) 및 서브넷 (56c) 각각에 각각 공급하는 두 가능성을 병렬로 계산한다. 멀티플렉서 (30a)는 서브넷 (56b) 및 서브넷 (56c)상의 가산기 블록 (28b) 및 가산기 블록 (28c)으로부터 중간 값을 수신하고, 인버터 (34)를 통해 서브넷 (56a)상의 가산기 캐리 아웃 비트에 기초하여 적절한 중간 값 본 실시 예에서의 멀티플렉서들 (30a-e32a-b)은 2 개의 라인 이진 입력을 필요로하도록 선택되고, 따라서, 각 멀티플렉서 (30a-e (32a-b))에서의 인버터 (34)는 1- 비트 캐리 - 인 신호 그러나, 다른 설계가 또한 이용 가능하다. 따라서, 섹션 22는 7 비트 값을 출력하고, 3 개의 하위 비트는 서브넷 (56a)으로부터 나오고 4 개의 상위 비트는 서브넷 (58a)으로부터 나온다 구체적으로, 섹션 22는 상응하는 6 비트 가산 된 슬라이스의 6 비트 합계 슬라이스, 이 경우에는 양 가중치의 비트 0-5 및 1- 비트 섹션 캐리 아웃 값을 출력한다. 6 비트 합계 슬라이스는 서브넷 (62)에 저장되고, 결과 넷 (18)의 최종 결과에서 비트 0-5가되고 1- 비트 섹션 캐리 아웃 값이 섹션 24에 의해 사용된다. 입력 슬라이스를 논의 할 때 사용되는 하반부, 상위 - - 비트 합 슬라이스는 상위 절반 3 비트 슬라이스 및 하위 절반 3 비트 슬라이스를 포함하는 것으로 볼 수있다. 나머지 가산 블록들 (28d-k)은 가산 블록들 (28b-c) 가산기 블록들 (28d~e)은 비트 6~8을 처리하고, 가산기 블록들 (28f~g)은 비트 9~11을 처리하고, 가산기 블록들 (28h~12i)은 비트들 12~14를 처리하고, 가산기 블록들 가산기 블록 (28d-e)은 각 가산 값으로부터 비트 (6-8)의 가능한 합계를 계산하고, 멀티플렉서 (32a)는 서브 - 네트워크 (64) 상에 적절한 부 결과를 전달한다 섹션 (22)으로부터의 1 비트 섹션 캐리 아웃 값에 기초하여, 가산 블록 (28f-g)은 각 가산 값으로부터 비트 (9-11)의 가능한 합계를 계산하고, 이들 중간 값을 멀티플렉서 (30b-c) 서브넷 (56d-e)상의 각각의 가산기 - 캐리 아웃 비트에 기초하여, 섹션 22로부터의 1- 비트 섹션 - 캐리 아웃 값에 여전히 기초하여 멀티플렉서 (32a)에 의해 올바른 하나가 통과되는 하나의 가능성을 통과시킨다. 24는 또한 7 비트 값을 출력하는데, 하나는 가산 부 합산 비트 6 - 11과 1- 비트 캐리 아웃 값의 6 비트 합계 슬라이스입니다. 6 비트 합계 슬라이스는 서브넷 64로 이동하여 비트 6이됩니다 - 결과 넷 (18)의 궁극적 인 결과에서 11이고, 1- 비트 섹션 - 캐리 아웃 값은 섹션 (26)에 의해 사용된다. 다시, 이 6 비트 합계 슬라이스 c 또한 더 높은 절반의 3 비트 슬라이스와 더 낮은 절반의 3 비트 슬라이스를 포함하는 것으로 간주 될 수 있습니다. 동일한 기술은 26 비트에서 6 비트 총 슬라이스 인 7 비트 값을 계산하기 위해서만 사용됩니다 두 가중치의 비트 12-17 및 1- 비트 섹션 캐리 아웃 값 6 비트 합계 슬라이스는 서브넷 66으로 이동하고 결과 넷 18의 최종 결과에서 비트 12-17이되고 1- 비트 섹션 캐리 - 아웃 (out) 값이 캐리 아웃 라인 (20)에 출력된다. 다시, 이 6 비트 합계 슬라이스는 상위 절반 3 비트 슬라이스 및 하위 절반 3 비트 슬라이스를 포함하는 것으로 볼 수있다. 도 2는 개략도 가산기 블록 (28)의 주요 구성 요소는 7 라인 입력 네트워크 (68), 인버터 어레이 (70), 14 라인 입력 네트워크 (71) 및 게이트들의 AND 평면 (72) 게이트 74의 평면 74 기본적으로 기본적인 게이트는 4 개의 입력을 가질 수 있으므로 더 많은 입력을 갖는 NAND 게이트는 NAN에 연결된 여러 개의 4 입력 AND 게이트로 구성됩니다 입력 그물 (68)은 2 개의 가산 워드의 대응하는 특정 3 비트 슬라이스 및 캐리 인 비트를 수신하는 2 개의 3- 라인 서브넷 및 하나의 캐리 인 라인 (carry-in line)을 모두 포함한다. 캐리 인 비트는 hard wired to either 0 or 1, as described hereinabove and in the case of adder block 28 a it will be the 1-bit carry-in provided on carry-in line 16 The inverter array 70 has seven inverters that connect to input net 68 and provide inverted values on seven inverter output lines These inverter output lines are combined with input net 68 to form a fourteen-line complemented input net 71 which feeds seven un-inverted and seven inverted input bits and carry-in values to the AND plane 72.The AND plane 72 includes several constructions of 2-, 3-, 4-, and 5-input NAND gates, specifically including a NAND array 76 that is four 3-input NAND gates a NAND array 78 that is twelve 4-input NAND gates a NAND array 80 of twenty-four 5-input NAND gates a NAND array 82 of four 4-input NAND gates a NAND array 84 of twelve 4-input NAND gates a NAND array 86 of two 3-input NAND gates and one 2-input NAND gate 88.The OR plane 74 also includes several constructions of multi-input NAND gates, specifically including a 4-input NAND gate 90 a 12-input NAND gate 92 a 28-input NAND gate 94 and a 15-input NAND gate 96.On the input side of the AND plane 72 the 252 inputs to the NAND gates are connected to particular lines of the input net 71 as needed according to known Boolean equations for bit sums and look-ahead carry values This provides 59 outputs, which are grouped by the sum bit being computed, to the OR plane 74.Accordingly, the 4-line output net of NAND array 76 connects to the 4-input NAND gate 90 to compute the bit - 0 sum the 12-line output net of NAND array 78 connects to the 12-input NAND gate 92 to compute the bit - 1 sum the 24-line output net of NAND array 80 and the 4-line output net of NAND array 82 connect to the 28-input NAND gate 94 to compute the bit - 2 sum and the 1-line, 2-line, and 12-line outputs of NAND arrays 88 80 82 respectively, connect to the 15-input NAND gate 96 to compute the carry out The four output lines of the OR plane 74 then join to form the 4-line output subnet 56 of the 3-bit combinatorial adder block 28.FIG 3 is a timing diagram of a CS adder 10 showing signal propagation through the stages after digital signals representing input variables are presented at the input nets 12 14 and the carry-in line 16 The topmost trace in the diagram shows a signal level transition at time 100 zero time , and the timing and the signal levels at various points in the CS adder 10 are shown by the other graph traces. The signal transition at the outputs of the 3-bit combinatorial adder blocks 28 a - k at subnets 56 a - k are shown in the next graph trace, labeled 3-bits This is time 102 at 2 5 time units, and it reflects the computation delay time of a 3-bit combinatorial adder block 28.The next lower trace, labeled 6-bits, shows the signal tra nsition of the 4-line subnets 58 a - e below the 4-bit multiplexers 30 a - e This is time 104 at three time units The difference between time 102 and time 104 thus represents the time delay introduced by a 4-bit multiplexer, for example multiplexer 30 a. The further lower trace, labeled 12-bits, shows the signal transition of the 7-line subnet 60 a below the first 7-bit multiplexer 32 a This is time 106 at four time units The difference between time 104 and time 106 thus represents the time delay of multiplexer 32 a. It should be noted that the carry-out to bit - 12 becomes available at time 106 not earlier, and accordingly the high-order 6-bits of the 18-bit sum require another 7-bit multiplexer delay The bottom trace, labeled 18-bits, therefore shows the signal transition at subnet 60 b of multiplexer 32 b This is time 108 at 5 time units. It should be understood that the different components of the CS adder 10 comprising the adder blocks 28 multiplexers 30 32 and inverters 34 are themse lves composed of basic gates and circuit elements as known in the art, and can have characteristic delay times according to their types The times shown in FIG 3 are therefore approximate, and are chiefly shown for the purpose of clarifying the operation of the 18-bit CS adder 10.FIG 4 is a schematic block diagram depicting an alternate embodiment of the inventive CS adder 10 that may be preferred in applications where the underlying technology has significant wire delay To reduce wire delay owing to shared input connections between 4-bit multiplexers in sections 24 26 this approach employs more adder blocks 28 to permit closer connection from the adder blocks to the 4-bit multiplexers 30 b and 30 d All other aspects of the construction and operation of the CS adder 10 however, can remain substantially the same as described above. Summarizing, the inventive CS adder 10 handles a carry-in and provides a carry-out and is suitable for various word lengths particularly including eighteen bit words Extremely high speed is achieved using the approach of multiplexing between two possible carry results computed in the MSB adder blocks simultaneously, and then selected by a carry computation from the LSB adder block Adder sections are made recursively of smaller adder blocks Unlike the conventional approach, however, where smallest blocks are brought down to the 1-bit level, the inventive CS adder 10 employs a 3-bit smallest adder block in a novel and particularly efficient manner that provides extremely high speed basically two gate delays for the computation of the 3-bit results and carries-out, simultaneously in parallel. Of course, in alternate embodiments of the inventive CS adder 10 other types of 3-bit adders can be employed in place of the 3-bit combinatorial adder blocks 28 described above In particular, 3-bit ripple carry adders can be used, without otherwise altering the structure It will also be apparent to those skilled in the art that, with appropriate modificatio ns, other known multiplexer types may alternatively be used in other embodiments of the CS adder 10.While various embodiments have been described above, it should be understood that they have been presented by way of example only, and that the breadth and scope of the invention should not be limited by any of the above described exemplary embodiments, but should instead be defined only in accordance with the following claims and their equivalents. Carry in carry out binary options. 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A carry-lookahead carry-select binary adder includes a pluralit y of Manchester carry-lookahead cells arranged by length in monotonically increasing order at a first level and a carry-lookahead cell s at a second level connected to the first level cells The cells generate corresponding groups of carry-propagate and carry-generate bits for respective portions of a first and a second binary operand to be summed From each of the groups, a carry signal is derived for selecting the outputs of one of two parallel binary ripple adders Based on the selection, the correct sum bits for respective portions of the first and a second binary operands are output By arranging the first level cells in monotonically increasing order, the summation can occur quickly and each of the portions can be summed in a relatively uniform amount of time In particular, the critical path delays associated with the summation of each of the portions are kept relatively uniform, based on a sum of the square of the length delay approximation In the preferred embodiment, each of the b inary ripple adders are replaced by a smaller-scale version of the hybrid adder itself The hybrid adder can also be configured to add two 56-bit operands, which is ample for performing summation of the 52-bit mantissas of IEEE Standard-754 double-precision floating-point numbers At this level of integration, a plurality of groups of Manchester carry-lookahead cells are implemented at the first level, and each group is arranged in monotonically increasing order. 29.That which is claimed is.1 An adder for performing binary summation of a first binary operand and a second binary operand, said operands formed by a plurality of consecutively ordered bit groups, extending from a least significant bit group to a most significant bit group and including a first bit group and a more significant second bit group, said bit groups containing a plurality of consecutively ordered bits therein, extending from a least significant bit to a most significant bit, comprising. a first and a second binary adder for performing binary summation of the second bit group of said first binary operand and the second bit group of said second binary operand, wherein said first binary adder performs the summation assuming a binary carry into the least significant bits of said corresponding second bit groups, and wherein said second binary adder performs the summation assuming the absence of a binary carry into the least significant bits of said corresponding second bit group s. a first plurality of carry-lookahead cells at a first level, at least two of which are of different length, said first plurality of carry-lookahead cells each having inputs and arranged in monotonically increasing order by length, from a least significant carry-lookahead cell to a most significant carry-lookahead cell which has a length greater than the length of the least significant carry-lookahead cell, irrespective of the actual length of the least significant carry-lookahead cell of said first plurality of carry-lookahead cells and. a first carry-lookahead cell at a second level and having inputs connected to the outputs of said first plurality of carry-lookahead cells and having an output for selecting one of said first and said second binary adders, based on an actual binary carry into the least significant bits of said corresponding second bit groups. wherein the inputs of said first plurality of carry-lookahead cells receive a first group of carry-propagate bits and a correspo nding first group of carry-generate bits. wherein said first group of carry-propagate bits and said corresponding first group of carry-generate bits are derived from the first bit groups of said first and second binary operands using predetermined propagate and generate logic functions, respectively, and include consecutively ordered and non-overlapping subgroups of bits, extending from a least significant bit subgroup to a most significant bit subgroup having a greater number of bits therein than the least significant bit subgroup. wherein the inputs of the least significant carry-lookahead cell of said first plurality of carry-lookahead cells receive the least significant bit subgroups of said first group of carry-propagate bits and said corresponding first group of carry-generate bits. wherein the inputs of the most significant carry-lookahead cell of said first plurality of carry-lookahead cells receive the most significant bit subgroups of said first group of carry-propagate bits and said corresponding first group of carry-generate bits and. wherein each of said first plurality of carry-lookahead cells has only one output connected to an input of said first carry-lookahead cell at a second level.2 The adder of claim 1, wherein said first plurality of carry-lookahead cells comprises Manchester carry-chains. FILED OF THE INVENTION. The present invention relates to integrated circuits, and more particularly to integrated circuits for performing arithmetic operations. BACKGROUND OF THE INVENTION. Binary summation i e addition is one of the most important arithmetic operations performed by general-purpose and application specific processor systems e g digital signal processors This is because arithmetic summing operations are essential not only for addition, but also for subtraction, multiplication and division since these operations typically include repetitive summation steps Accordingly, the speed of microprocessors and other general-purpose arithmetic processors are hea vily dependent on the speed of the adder circuits contained therein. Early microprocessor systems made use of classical adder designs, such as the ripple adder of FIG 1, which is a reproduction of FIG 2 2 from the textbook by J Cavanagh, entitled Digital Computer Arithmetic, McGraw Hill, Inc 1984 , the disclosure of which is hereby incorporated herein by reference Ripple adders are simple in design, require little electrical power and are easy to implement using conventional hardware, however, they are typically slow in their operation This is because ripple adders have relatively long propagation paths extending from the least significant bit to the most significant bit position of the adder Thus, a carry signal C is propagated in a time proportional to the size of the adder and hence, the size of the binary operands being summed As will be understood by those skilled in the art, the sum S of two binary operands B1 and B2 of length N can be obtained using the following well known relat ionships. where, C 0 0 i 0,1,2,3 N P i B1 i B2 i is the XOR function and is the OR function Accordingly, if the propagation delay for each full-adder cell i is the amount of time required to add two N-bit operands using a ripple adder is approximately N. Many attempts have been made to increase the speed of arithmetic operations performed by general-purpose processors, based on a strategy of reducing the delay associated with carry propagation One such attempt, commonly referred to as carry-lookahead , is based on the principle that the carry-in signals for one or more higher-order adder stages can be generated directly from the inputs to the preceding lower-order stages without waiting for the carry-in signals to ripple through those stages Adders designed using this technique are commonly referred to as carry-lookahead adders CLA An exemplary CLA, including circuitry for generating group-propagate and group-generate signals, is shown in FIG 2 FIG 2 is a reproduction of FIG 2 5 from t he aforementioned Cavanagh textbook. As shown in FIG 2, a conventional CLA looks at corresponding bit groups of two binary operands and generates a carry-out signal to the next higher order bit groups while the addition of the corresponding bit groups is performed to derive a sum Thus, the generation of the carry-out signal occurs in parallel i e simultaneously with the generation of the sum bits The lookahead circuitry reduces the need for rippling through every bit position and can reduce processing time to a value substantially below N There is, however, an area penalty caused by the additional lookahead circuitry As will be understood by those skilled in the art, group propagate, group generate and the carry-out signal for a four-bit group can be provided by circuitry which performs the following logic functions. where C in is the carry-in to the four-bit group. Another known adder design for increasing the speed of binary summation is shown in FIG 3, which is a reproduction of FIG 2 10 from the aforementioned Cavanagh textbook This adder includes pairs of group adder stages, as shown One of each pair performs summation operations assuming a carry bit from the preceding stage and the other performs summation operations assuming the absence of a carry bit from the preceding stage Group propagate and group generate signals, not shown, are also generated to derive the group carry bits GC 0 GC 1 GC 2 GC 3 as shown The adder of FIG 3 is commonly referred to by the acronym CSLA, because it combines features of conventional carry-select and carry-lookahead adders. The carry-lookahead adder of FIG 4 is disclosed in U S Pat No 4,737,926, entitled Optimally Partitioned Regenerative Carry Lookahead Adder, to Vo et al FIG 4 is a reproduction of FIG 5 from the Vo et al patent, which is hereby incorporated herein by reference FIG 4 shows a 32-bit full adder 60 arranged in a cascaded ripple fashion with bit-0 adder 50 being the least significant bit LSB adder and bit-31 adder 65 b eing the most significant bit MSB adder Each bit adder 61 includes a circuit for generating propagate and generate signals not shown to its respective lookahead carry generation block 67 Each lookahead block 67 is arranged in a cascaded fashion so as to accept a carry-in from the previous block and generate a carry-out to the next subsequent block. The bit adders 61 are arranged in irregular groupings to reduce the time associated with the propagation of the carry from the LSB adder to the MSB adder The grouping sequence is arranged by length from bit-31 to bit-0 as , with the smallest bit groupings being at the least significant and most significant bit positions However, because of the cascaded arrangement, the propagation of the carry must still proceed serially through the blocks As will be understood by those skilled in the art, the worst case propagation path extends from the second bit position reference 53 to the last bit position reference 54 The path includes bit stage 1, look ahead blocks 2 through 7 and bit stages 29 and 30 Accordingly, the adder of FIG 4 has a worst case delay of T 2B 6L 1B, where B is the bit stage delay and L is the lookahead block delay The speed of the Vo et al 32-bit adder is therefore limited by the serial propagation of the carry through the 6 intermediate blocks. Other attempts to design fast adders include the carry-skip adder disclosed in an article by A Guyot, B Hochet and J Muller, entitled A Way to Build Efficient Carry-Skip Adders, IEEE Transactions on Computers, Vol C-36, No 10, October 1987 These adders comprise simple ripple adders with a plurality of speed-up carry chains skip chains The skip chains provide the feature whereby a carry into a block of full-adder cells can be bypassed to the next high order block if all the bits to be added in the block are different i e if p i 1 for all the cells in the block. Finally, FIGS 5A and 5B illustrate a 56-bit adder used in the Advanced Micro Devices Am29050 microprocessor The add er is described as a redundant cell carry-lookahead adder and is disclosed in an article by T Lynch and E Swartzlander, Jr entitled A Spanning Tree Carry Lookahead Adder, IEEE Transactions on Computers, Vol 41, No 8, August 1992 The adder uses a tree of 4-bit Manchester carry-chains Mcc , having intermediate outputs, to generate carry signals into bit positions 8,16,24,32,40,48 and 56 FIG 6 schematically illustrates a 4-bit Mcc having intermediate outputs p 1 0 g 1 0 and p 2 0 g 2 0.The adder also comprises pairs of 8-bit ripple adders for performing summation of 8-bit groups of the 56-bit binary operands to be summed To achieve the carry-in signals at 8-bit intervals, the adder uses overlapping groups of carry-propagate and carry-generate signals, generated at the second and third tree levels, hence the term redundant These overlapping groups are generated at the intermediate outputs of the carry-chains As will be understood by those skilled in the art, the use of carry-chains having intermediate outputs causes additional delay to the generation of the carry-in signals by providing additional loading to the higher level chains in the tree Moreover, by using carry-chains of uniformly 4-bit length, the critical paths associated with the summation of each of the 8-bit groups of the 56-bit operands are of relatively nonuniform length Thus, the sum bits for each of the consecutive 8-bit groups are not generated in the same amount of time. Accordingly, notwithstanding the above-mentioned adder designs, there continues to be a need for fast binary adders, which are scalable and which have uniform carry-propagation delay times for performing carry-select and for generating groups of sum bits. SUMMARY OF THE INVENTION. It is therefore an object of the present invention to provide an adder for performing summation of binary operands at a high rate of speed. It is another object of the present invention to provide an adder which can be scaled to perform summation of binary operan ds of varying length. It is a further object of the present invention to provide an adder wherein the critical path delays associated with the summation of respective portions of the binary operands to be added are of relatively uniform duration. It is still a further object of the present invention to provide a binary adder which can be highly integrated on a semiconductor substrate. These and other objects of the invention are provided by an adder which comprises a plurality of carry-lookahead cells of varying length at a first level and a carry-lookahead cell s at a second level, which is electrically connected to the outputs of the first level cells The first level cells are also arranged in monotonically increasing order, by length The second level cell s has an output for selecting one of a first or a second binary adder The selection is based on the carry-propagate and carry-generate outputs generated by first level carry-lookahead cells The first and second binary adders simultane ously perform binary summation of corresponding portions of the first and second binary operands The first binary adder performs the summation assuming the presence of a binary carry into the least significant bits of the first and second binary operand portions and the second binary adder performs the summation assuming the absence of a binary carry into the least significant bits of the first and second binary operand portions The first and second binary adders are typically binary ripple adders of conventional design The adder of the present invention can be classified as a hybrid because it incorporates, among other things, i a carry-lookahead feature using first and second level carry-lookahead cells, and ii a carry-select feature, using the first and second binary adders. However, in the preferred embodiment, the adder also incorporates a recursive feature for increasing the speed of summation In this embodiment, each of the first and second binary ripple adders are replaced by an adder which includes the carry-lookahead and carry-select features of the invention, but on a smaller scale Thus, in the recursive embodiment, each of the first and second binary adders comprises a plurality of carry-lookahead cells of varying length at a first binary adder level and a carry-lookahead cell at a second binary adder level, which is electrically connected to the outputs of the first binary adder level cells Accordingly, the outputs of the second binary adder level cell depend on the carry-propagate and carry-generate outputs from the first binary adder level cells. The first and second binary adders also comprise a plurality of pairs of smaller ripple adders connected e g indirectly via a multiplexer to the outputs of the second binary adder level cell Each of these pairs of ripple adders generates sum bits corresponding to the summation of respective sub-portions of the first and second binary operands One of each pair of the smaller ripple adders assumes the presence of a binary carry input binary 1 and the corresponding other assumes the absence of a binary carry input binary 0 , as described above with respect to the non-recursive embodiment Accordingly, to perform the carry-select function, the cell at the second binary adder level generates a plurality of outputs to select those ripple adders which made the correct assumption. For sake of clarity, it is helpful to conceptualize the first and second binary operands as being formed of a plurality of corresponding consecutively ordered bit groups first, second nth The bit groups for each operand extend from a least significant bit group LSBG to a most significant bit group MSBG Similarly, each bit group contains a plurality of consecutively ordered bits, extending from a least significant bit LSB to a most significant bit MSB In addition, groups of carry-propagate bits p 0 p 1 p 2 p n and carry-generate bits g 0,g 1,g 2 g n can be generated from each of the corresponding pairs of operand bit groups using known relationships Moreover, each of the carry-propagate carry-generate bit groups can be partitioned into corresponding subgroups 0,g 0 p 1,g 1 p 2,g 2 p 3,g 3 p 4,g 4 p 5,g 4 p 6,g 6 p 7,g 7 p 8 g 8 p n, g n It is at the subgroup level that the first plurality of carry-lookahead cells are arranged in monotonically increasing order, by length. In particular, the adder of the present invention comprises a first and a second binary adder for performing binary summation of a second bit group of the first binary operand and a corresponding second bit group of the second binary operand, simultaneously However, the first binary adder performs the summation assuming a binary carry into the least significant bits of the corresponding second bit groups and the second binary adder performs the summation assuming the absence of a binary carry into the least significant bits Accordingly, each of the first and second binary adders generates a different set of sum bits As will be understood by those skilled in the art, only one of the sets of sum bits will represent the correct summation, and it is the task of the rest of the adder to select the sum bits from the binary adder which assumed the proper carry input. This task of selecting the appropriate binary adder is performed by the carry-lookahead section of the adder This section comprises a first plurality of carry-lookahead cells, at least two of which are of different length The first plurality of carry-lookahead cells are arranged in monotonically increasing order by length for each of the corresponding bit groups, from a least significant carry-lookahead cell to a most significant carry-lookahead cell By using carry-lookahead cells of monotonically increasing length, the critical path delays associated with the summation of each of the corresponding bit groups and subgroups can be kept relatively uniform In other words, carry-lookahead cells of monotonically increasing length are used so that each of the groups of the first and second binary operands can be added quickly and in approximately the same amount of time The outputs of the first plurality of carry-lookahead cells at the first level are connected to a first carry-lookahead cell at a second level. Based on the carry-generate and carry-propagate outputs of the first plurality of carry-lookahead cells, the second level carry-lookahead cell selects either the first or the second binary adder, depending on which generated the correct sum bits As will be understood by those skilled in the art, the invention may also comprise a plurality of second level cells and one or more third level cells, etc if the summation of operands having a relatively large number of bits is desired For example, the invention can perform the summation of 56-bit operands using eleven 11 first level cells, three 3 second level cells and two 2 third level cells The cells preferably comprise Manchester carry-chains A 56-bit adder according to the present inve ntion is ample for performing summation of the 52-bit mantissas of IEEE Standard-754 double-precision floating-point numbers. Accordingly, a hybrid adder incorporating both carry-lookahead features and carry-select features is provided for performing fast summation of binary operands using carry-lookahead cells which are arranged, by length, in monotonically increasing order as a function of the significance i e LSB MSB of the corresponding carry-propagate carry-generate bit subgroups The length of the carry-lookahead cells are arranged in monotonically increasing order at each level, in order to obtain critical path delays of relatively uniform duration Calculation of the critical path delays associated with the summation of respective portions of the operands is based on a length 2 approximation In particular, the delay corresponding to each path through the multiple levels of carry-lookahead cells is approximated by calculating the sum of the squares of the lengths of each cell in a respective path, as described more fully hereinbelow This insures that each group of sum bits can be generated quickly and in approximately the same amount of time The invention also incorporates a recursive feature for increasing the speed of summation even further. BRIEF DESCRIPTION OF THE DRAWINGS. FIG 1 schematically illustrates a prior art ripple adder which includes full-adder elements. FIG 2 schematically illustrates a prior art carry-lookahead adder. FIG 3 schematically illustrates a 16-bit prior art carry-select adder. FIG 4 schematically illustrates a prior art carry-lookahead adder, according to FIG 5 of U S Pat No 4,737,926 to Vo et al. FIGS 5A-B schematically illustrate a prior art redundant cell carry-lookahead adder. FIG 6 schematically illustrates a prior art 4-bit Manchester carry-chain, having intermediate outputs. FIG 7 schematically illustrates a carry-lockhead carry-selected hybrid adder according to one embodiment of the present invention. FIG 8 schematically illustrates a carry-locked carry-selected hybrid adder according to a preferred embodiment of the present invention. FIG 9 schematically illustrates a 4-bit Manchester carry-chain having a single pair of carry-generate carry-propagate outputs, according to the present invention. DESCRIPTION OF PREFERRED EMBODIMENTS. The present invention will now be described more fully hereinafter with reference to the accompanying drawings, in which preferred embodiments of the invention are shown This invention may, however, be embodied in different forms depending on the particular configuration or layout of the adder and should not be limited to the embodiments set forth herein Rather, these embodiments are provided so that this disclosure will be thorough and complete, and will fully convey the scope of the invention to those skilled in the art Like numbers refer to like elements throughout. Referring now to FIG 7, an adder for performing binary summation of a first 56-bit binary operand Augend B1 55 0 and a seco nd 56-bit binary operand Addend B2 55 0 , according to the present invention, will be described The 56-bit adder 10 comprises a pair of 15-bit ripple adders 12A, 12B for performing binary summation of a second bit group of the first binary operand B1 23 9 and a corresponding second bit group of the second binary operand B2 23 9 The first 15-bit ripple adder 12a performs the summation assuming a binary carry i e binary 1 into the least significant bits of the corresponding second bit groups B1 23 9 B2 23 9 and the second 15-bit ripple adder 12b performs the summation assuming the absence of a binary carry i e binary 0 into the least significant bits. The adder 10 further comprises a first, second and third plurality of carry-lookahead cells 14A-C at a first level and a plurality of carry-lookahead cells 16A-C and 18A-B at a second and third level, respectively The cells preferably comprise Manchester carry chains, as shown in FIGS 9 and 10, described hereinbelow The first plurality of ca rry-lookahead cells 14a at the first level are arranged by length in monotonically increasing order from a least significant carry-lookahead cell 20 to a most significant carry-lookahead cell 24 As is well known to those having skill in the art, a monotonically increasing sequence is a sequence of successive terms a i a i 1 a n where a i a i 1 a n. As shown, the lengths of cells 20, 22 and 24 are 3, 3, and 4, which means that cell 22 receives three pairs of carry-propagate carry-generate bits, derived from B1 4 2 B2 4 2 and cell 24 receives four pairs derived from B1 8 5 B2 8 5 Similarly, the second and third plurality of cells 14B and 14C are also arranged in monotonically increasing order, by length, as shown The lengths of the cells are chosen so that the critical path delays associated with the summation of each of the groups and subgroups of B1 55 0 and B2 55 0 are relatively uniform As will be understood by those skilled in the art, the carry-generate signal delay through the Manc hester carry-chains of the present invention is quadratically proportional to the cell s length i e length 2 A thorough description of the quadratic carry-generate delay can be found in an article by P Chan and M Schlag, entitled Analysis and Design of CMOS Manchester Adders with Variable Carry-Skip, IEEE Transactions on Computers, Vol 39, No 8, August 1990 , the disclosure of which is hereby incorporated herein by reference Accordingly, the delay corresponding to each path through the multiple levels of Manchester carry-chains can be approximated as being proportional to the sum of the squares of the lengths of each cell in a respective path For example, the delay associated with one of the longest paths from the input at bit position 9 to the output of cell 18B is approximately equal to 29 3 2 4 2 2 2 Similarly, the delays associated with the paths from input positions C 0 5, 15, 27 and 35 to the output of cell 18B are relatively uniform and are 27 3 2 3 2 3 2 , 26 4 2 1 2 3 2 , 24 4 2 2 2 2 2 , 26 4 2 3 2 1 2 and 27 5 2 1 2 1 2 , respectively. A carry-lookahead cell 16A is also provided at the second level and is connected to each of the pairs of carry-propagate carry-generate outputs of the first plurality of cells 14A The cell 16A selects either the first ripple adder 12A or the second ripple adder 12B, based on the actual binary carry into the least significant bits B1 9 B2 9 of the corresponding second bit groups B1 23 9 B2 23 9 Cell 16A produces a pair of bits p 8 0 g 8 0 at output line 17 The actual binary carry C 9 equals g 8 0 A multiplexer 13 MUX is provided for transferring the sum bits S 23 9 generated by the selected adder to the output The sum bits S 23 9 represent the binary summation of the corresponding second bit groups B1 23 9 B2 23 9 , including the actual binary carry out of the ninth bits B1 8 B2 8 But, because of the carry-lookahead feature, the summation of bit groups B1 8 0 B2 8 0 , B1 23 9 B2 23 9 , B1 39 41 B2 39 24 and B1 55 40 B2 55 40 , as shown, occurs in parallel Thus, sum bits S 23 9 are processed before summation by the 9-bit ripple adder 19 is complete Likewise, sum bits S 39 24 and S 55 40 are processed before summation by the 15-bit adders 12A-B and 16-bit adders 26A-B is complete Moreover, by arranging the carry-lookahead cells in monotonically increasing order, by length, sum bits S 55 40 S 39 24 S2 23 9 and S 8 0 can be processed quickly and in approximately the same amount of time. As will be understood by those skilled in the art, each of the inputs to the first level cells 14A-C are two-bits wide and include the carry-propagate and carry-generate bits from the set 0 g 0 , p 1 g 1 p 39 g 39 These propagate and generate bit pairs are generated by conventional circuits, not shown, which perform the following logic functions. Referring still to FIG 7, the adder 10 further comprises a second pair of binary adders 26A and 26B These adders perform binary summation of a third bit group of the first binary operand B1 39 24 and a corresponding third bit group of the second binary operand B2 39 24 Adder 26A assumes the presence of a binary carry and adder 26B assumes the absence of a binary carry, as shown Carry-lookahead cells 16A and 16B which produce outputs p 8 0 g 8 0 and p 23 9 g 23 9 collectively select binary adder 26A or 26B, based on the actual binary carry C 24 into the least significant bits of the corresponding third bit groups B 39 24 B2 39 24 Cell 18A is provided for generating C 24 i e g 23 0 from the inputs p 8 0 g 8 0 and p 23 9 g 23 9 Inverting buffers 28 and 29 are also provided for driving multiplexer 27 The size of each these cascaded inverting buffers is preferably dictated by the designs considerations set forth in a textbook by C Mead and L Conway, entitled Introduction to VLSI Systems, Addison-Wesley 1980 , the disclosure of which is hereby incorporated herein by reference. Similarly, a third pair of binary adders 30A and 30B are also provided for performing binary summat ion of a fourth bit group of the first binary operand B1 55 40 and a corresponding fourth bit group of the second binary operand B2 55 40 Carry-lookahead cells 16A-16C, which produce outputs p 8 0 g 8 0 , P 23 9 g 29 3 and p 39 24 g 39 24 , collectively select binary adder 30A or 30B, based on the actual binary carry C 40 into the least significant bits of the corresponding fourth bit groups B1 55 40 B2 55 40 Cell 18B is provided for generating C 40 i e g 39 0.Referring now to FIG 8, the preferred recursive embodiment of the present invention will be described In the recursive embodiment, one or more of the binary adders 19, 12A-B, 26A-B and 30A-B may be configured as shown in FIG 8 However, for purposes of explanation, the adder 26 of FIG 8 is configured to replace the 16-bit binary adder 26A of FIG 7 Accordingly, adder 26 receives carry-propagate carry-generate bits from the set p 36 24 g 36 24 and generates sum bits S 39 24 In particular, adder 26 comprises a plurality of carry-look ahead cells 32 at a first binary adder level At least two of the cells 32 are of different length A carry-lookahead cell 34 at a second binary adder level is also provided Cells 32 preferably comprise Manchester carry-chains having a single carry-propagate and carry-generate output signal line as schematically illustrated by FIG 9 However, cell 34 preferably comprises a Manchester carry-chain having intermediate outputs 36 Cell 34 is schematically illustrated by FIG 6.The cell 26 further comprises ripple adder 38A and a plurality of pairs of ripple adders 38B-D Adder 38A performs the summation of operand bits B1 28 24 B2 28 24 and adders 38B-D respectively perform the summation of operand bits B1 39 29 B2 32 29 , B1 33 36 B2 33 36 and B1 39 37 B2 39 37 The recursive embodiment is preferred because the adder 26 of FIG 8 can perform a 16-bit summation using ripple adders of approximately 4-bit length, operating in parallel, instead of a single 16-bit ripple adder operating in series, whi ch requires more time However, the area penalty is higher for the recursive embodiment, because of the additional logic which is required to perform the carry-lookahead and carry-select features. Referring now to FIG 9, a 4-bit Manchester carry-chain 40 for generating group-propagate group-generate signals for 4-bit groups p 0,g 0 , p 1 g 1 p 2 g 2 , P 3,g 3 will be described The chain 40 does not include intermediate outputs, but produces a single pair of group propagate generate signals p 3 0 g 8 0 As will be understood by those skilled in the art, the chain 40 performs the following logic functions. Accordingly, the adder of the present invention generates group carry-propagate and group carry-generate signals, in parallel, from carry-chains of varying length The carry-chains provide a single pair of carry generate outputs which can be combined with the outputs of one or more other cells, for performing the carry-select operations The adder does not require overlapping groups of car ry generate outputs and does not require Manchester carry chains having intermediate outputs, except one such chain in the recursive embodiment shown as cell 34 The recursive embodiment can be used to eliminate the need for 16-bit ripple adders, which otherwise limit the speed of the adder Finally, the invention can be readily adapted to perform multi-operand summation i e, summation of 2 operands. In the drawings and specification, there have been disclosed typical preferred embodiments of the invention and, although specific terms are employed, they are used in a generic and descriptive sense only and not for the purposes of limitation, the scope of the invention being set forth in the following claims.

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FXCM Australia Pty Limited FXCM Australia Pty Limited FXCM Australia Pty Limited FXCM Australia Pty Limited FXCM Australia Pty Limited FXCM Australia Pty Limited FXCM Australia Pty Limited의 모든 계열사 및 계열사를 포함한 모든 Forex Capital Markets Limited가 제공하는 모든 제품을 거래하기 전에 FXCM 그룹의 총체적으로 FXCM 그룹, 신중하게 재무 상황 및 경험 수준 고려 FXCM Australia Pty Limited FXCM AU AFSL 309763에서 제공하는 제품을 교환하기로 결정한 경우 Financial Services Guide 제품 공개 성명 및 이용 약관을 읽고 이해해야합니다 FXCM 그룹은 투자 조언이 아닌 일반적인 논평을 제공 할 수 있으며 그러한 것으로 해석되어서는 안됩니다. 별도 재무 고문으로부터 조언을 구하십시오. FXCM 그룹은 오류, 부정확 또는 누락에 대한 책임을지지 않으며 정보의 정확성, 완전성, 텍스트, 그래픽, 링크 또는이 자료에 포함 된 기타 항목 읽기 추가 조치를 취하기 전에 FXCM Group의 웹 사이트 이용 약관을 이해하십시오. FXCM Group은 뉴욕 주 뉴욕 50 번가 55 Water Street, 5041에 본사가 있습니다. Forex Capital Markets Limited FXCM LTD는 영국에서 승인되고 규제됩니다. Financial Conduct Authority에 의해 등록 번호 217689 영국 및 웨일즈에 회사와 등록 하우스 회사 번호 04072877 FXCM 오스트레일리아 Pty Limited FXCM AU는 오스트레일리아 증권 및 투자위원회 (AFSL)에서 규제합니다. 309763 FXCM AU ACN 121934432 FXCM Markets Limited FXCM Markets은 운영 자회사입니다. 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Forex 자동화 소프트웨어, 핸즈프리 거래. 어떻게 하시겠습니까? 논리적이고, 유익한 거래에 대해 항상 경계하고, 기회가 생길 때 거의 즉시 거래를 실행 한 다음, 귀하의 계좌에 이익을 게시하는 외환 외환 거래자와 파트너가 될 수 있습니다. 위의 자질은 자동화 된 외환 거래 소프트웨어, 다양한 프로그램이 상업적으로 이용 가능합니다. 사전 설정된 매개 변수 또는 사용자가 시스템에 프로그래밍 한 매개 변수를 사용하여 수익성있는 통화 거래를 위해 시장을 검색함으로써 상인 없이도 기능하도록 설계되었습니다. 즉, 자동화 된 소프트웨어를 사용하면 컴퓨터를 켜고 프로그램을 활성화하고 소프트웨어가 거래를하는 동안 멀리 나갈 수 있습니다. 누구부터 사용할 수 있습니까? 시작, 경험 d 또는 심지어 베테랑 상인은 자동화 소프트웨어를 사용하여 거래 의사 결정을 내릴 때 이익을 얻을 수 있습니다. 소프트웨어는 다양한 가격 및 정교함 수준으로 제공됩니다. 많은 프로그램에 대한 온라인 고객 리뷰는 장점 및 결함을 지적합니다. 일부 프로그램은 무료 평가판을 제공합니다 기간, 다른 인센티브 구매 다른 벤더는 사용자에게 프로그램에 익숙한 무료 데모 모델을 제공합니다. 이들은 자동화 된 외환 거래 소프트웨어의 장점 중 일부입니다. 특정 패키지를 구매하려는 마케팅 유도가 거래에 대한 추가 인센티브를 제공 할 수 있습니다. 프로그램은 절대 오류가 없으며 사용자는 자동화 소프트웨어가 성공적인 거래의 끝없는 실행을 보장하지 않는다는 사실을 알고 있어야합니다. 어떻게 작동합니까? 자동화 된 외환 거래 소프트웨어는 통화 가격 차트 및 기타 시장 활동을 분석하는 컴퓨터 프로그램입니다. 스프레드 불일치, 가격 추세 및 마크에 영향을 줄 수있는 뉴스 포함 예를 들어, 사용자가 설정 한 기준을 사용하는 소프트웨어 프로그램이 수익성을 위해 사전 결정된 매개 변수를 충족시키는 통화 쌍 거래를 식별하고, 구매 또는 판매 경보를 브로드 캐스트하고, 자동으로 거래를 작성하는 경우 또한 알고리즘 거래 블랙 박스 거래, 로보 또는 로봇 거래 자동화 된 외환 거래 프로그램으로 알려진 많은 장점을 제공합니다. Upsides 감정이없는 거래 및 여러 계정 주요 장점은 감정적 인 및 심리적 인 영향을 제거하는 무엇을 언제 결정에 찬성 시장에 대한 냉담하고 논리적 인 접근 자동화 된 소프트웨어는 사전 설정 한 거래 매개 변수 또는 사전 설치 한 기본 설정을 사용하여 거래 결정을 저주 및 일관성있게 만듭니다. 초보자 및 경험 많은 거래자는 때로는 시장 조건의 논리를 무시하는 심리적 트리거 금리에 기반하지 않고 통화 스프레드에 기초한 거래를하지 않는 통화 투기업자의 경우, 가격 불일치가 즉시 명백하기 때문에 자동화 된 소프트웨어가 매우 효과적 일 수 있습니다. 정보는 거래 시스템에 의해 즉시 판독되고 다른 시장 요소는 또한 거래가있을 수 있음을 나타내는 3 중 상단 또는 하단과 같은 이동 평균 크로스 오버 차트, 저항 또는 지원 수준의 다른 지표 또는 잠재적 인 상측 또는 하향식 획기적인 제품과 같은 구매 또는 판매 경보를 자동으로 트리거 할 수 있습니다 자동화 된 소프트웨어 프로그램을 사용하면 거래자가 여러 계정을 동시에 관리 할 수 ​​있으므로 단일 컴퓨터에서 수동 거래자가 쉽게 사용할 수없는 이점을 얻을 수 있습니다. 다른 트레이딩 다른 트레이너가 다른 관심사, 의무 또는 직종을 보유하고있는 경우 자동화 된 트레이딩 소프트웨어는 그렇지 않으면 그들은 시장 조사, 차트 또는 와트 분석에 전념했을 것입니다 거래 외환 거래 시스템은 상인이 컴퓨터 모니터의 자발적인 속박을 벗어나는 것을 허용하는 반면, 프로그램은 거래 기회를 찾기 위해 시장을 검색하고 요소가 맞으면 거래를합니다. 이는 밤이나 낮, 24 시간 내내 프로그램이 작동하고 인간과 실무 감독자가 필요하지 않습니다. 자동화 된 Forex 거래 프로그램 선택 외환 거래 초보자라고 주장하는 많은 사용자는 하나의 자동화 된 프로그램 또는 다른 프로그램을 사용하여 상당한 이익을 얻었습니다. 모든 주장은 회의론으로보아야합니다. 시장에서 제공되는 수많은 자동화 된 외환 거래 프로그램 중 상당수는 훌륭하고 더 훌륭하지만 기능 및 이점이 포괄적이지 않으며 일부는 적합하지 않습니다. 일부 회사 95 개 이상의 우승 트레이드 광고, 소비자는 모든 광고 클레임을 확인하도록주의를 기울입니다. 최고의 소프트웨어 게시자는 인증 된 거래 내역을 제공합니다. resu 그들이 판매하는 프로그램의 효능을 입증하십시오. 그러나 과거 실적은 미래 결과에 대한 보장이 아닙니다. 귀하의 요구 사항 자동화 된 거래 시스템은 속도, 성능, 프로그래밍 가능성 및 사용 용이성이 다양하기 때문에 하나의 상인을 효과적으로 지원하는 것은 불가능할 수 있습니다. 일부 상인은 보고서를 작성하거나 정지, 후행 정지 및 기타 특정 시장 주문을 부과하는 프로그램을 원할 것입니다. 실시간 모니터링은 자동화 된 시스템에서 필수 항목입니다. 특히 초보자와 경험이 적은 다른 거래자 , 설정 및 잊어 버리는 기능이있는 간단한 플러그 앤 플레이 프로그램이 필요할 것입니다. 빈번한 여행자를 다시 만 들거나 오랫동안 컴퓨터를 사용하지 않으려는 경우 원격 액세스 기능이 필수적입니다. 프로그램은 모든 사람의 액세스 및 기능을 허용해야합니다 Wi-Fi를 통한 위치 또는 다른 인터넷 액세스 미디어 웹 기반 프로그램은 로밍 거래자의 요구를 충족시키는 가장 유용하고 실용적인 방법 일 수 있습니다. 가상 사설 서버 호스트 ing VPS는 심각한 forex 상인을 고려 가치가있는 서비스입니다 몇몇 상사에 의해 판매되는 서비스는 극단적으로 빠른 접근을 제공하고, 안전 목적을위한 체계를 격리하고 기술 지원을 제안합니다. 요금과 보장 몇몇 상사는 무역 위임 및 추가 요금을 위탁합니다 다른 회사는 요구합니다 수수료 또는 수수료를 청구하지 않음 수수료 및 수수료는 수익성을 떨어 뜨릴 수 있으므로 사용자 계약서의 작은 글씨를 확인하십시오. 상위 회사는 반환 보증을 제공합니다. 구입 후 지정된 기간 동안 사용자가 프로그램을 결정하면 불만족 스럽지만 최고의 기업은 환불을 위해 프로그램을 반환 할 수 있습니다. 시운전을 위해 준비하십시오. 일부 회사는 시장에서 기능하는 소프트웨어 프로그램의 비디오를 제공하고 통화 쌍을 사고 팔고 있습니다. 가능한 경우 계정 활동의 스크린 샷을 확인하십시오. 구매 및 판매 거래의 거래 가격, 실행 시간 및 이익 게시. 새 소프트웨어 시스템을 테스트 할 때 자습서 또는 교육 기능을 실행하십시오. n 적절한지 확인하고 모든 질문에 답변하십시오. 구매 - 판매 기준 설정 및 일반적으로 시스템 사용과 같은 프로그래밍 관련 복잡한 질문에 대한 답변은 지원 센터에 문의해야 할 수 있습니다. 도움말 링크가있는 경우, 탐색 및 유용성의 용이함 도움말 섹션의 정보를 통해 질문에 대한 답변을 얻지 못할 수도 있고 시스템 제공 업체의 지식을 통한 지원이 필요할 수도 있습니다. 많은 유명 회사는 소프트웨어에 대한 무료, 무 의무 테스트를 제공합니다. 잠재적 인 구매자가 프로그램의 적합 여부를 판단 할 수 있는지 확인하십시오. 프로그램이 설치, 이해 및 사용하기 쉬운 지 테스트하십시오. 또한 소프트웨어가 프로그래밍 가능하고 융통성이 있는지 확인하십시오. Keep-In-Mind Checklist. The 가장 인기있는 자동화 된 소프트웨어 시스템은 USD EUR, USD CHF USD GBP 및 USD JPY를 포함하여 가장 많은 거래량과 유동성으로 최고의 통화 쌍을 거래합니다. ing 접근법은 무역에서 몇 점을 스캘핑하는 프로그램과 함께 수반되는 위험과 함께 더욱 모험적인 거래 전략에 이르기까지 보수적 인 프로그램과 다를 수 있습니다. 사용자는 어떤 접근 방식을 사용할 것인지 결정하고 어느 방향 으로든 전략을 조정할 수 있습니다. 고객 제품 리뷰 온라인에 게시 된 온라인 소프트웨어는 좋은 정보원입니다. 구매하기 전에이 정보를 읽는 것이 좋습니다. 가격 경쟁은 현재 소비자를 선호하므로 최고의 거래를 위해 쇼핑하십시오. 가격은 품질을 희생하지 마십시오. 수백 달러에서 수천에 이르는 범위입니다. 높은 수준의 기술 및 서비스 지원을 찾으십시오. 전문 지식 수준의 거래자에게는 필수적이지만 초보자 및 신규 사용자에게는 특히 중요합니다. 사기에 대한주의 사항 사기에 대한주의 사항은 CFTC와 NUT (National Futures Association NFA)의 웹 사이트에서 소비자 경고를 확인하십시오. CFT에서 C 사이트에서 소비자 보호 아래의 링크를 클릭하면 추가 정보를 얻을 수 있습니다. NFA 사이트에는 등록 된 회원사의 데이터베이스가 있습니다. 최종선 귀하의 전문 지식 수준은 초보자, 경험있는 사람 또는 베테랑입니다. 이 잠재적으로 수익성이 높고 빠르게 움직이는 글로벌 시장, 자동화 소프트웨어는 성공을 도울 수 있습니다 또한 잠재적 인 위험성이 있습니다. 어떤 시장에서도 거래가 가능하지만 자동화 소프트웨어는 그 중 최악의 상황을 피하는 데 도움이 될 수 있습니다. 거래 시스템은 100 개의 우승 트레이드를 보장 할 수 있으며 과거 실적은 미래의 결과를 보증하지 않습니다. Forex 트레이딩 리뷰. 외환 거래의 중요성 및 이유. 거래 및 포트폴리오. 및 외환 계정의 거래 정보 모든 최고의 외환 중개인은 실시간으로 계정 정보를 업데이트하고, acco를 표시합니다 균형을 유지하고 이력 보고서 및 명세서 제공 계정 및 포트폴리오 정보가 상대적으로 중요하지만 대부분의 외환 브로커가 가장 중요한 기능을 제공한다고 가정하는 것이 안전합니다 특정 포트폴리오보고 기능을 필요로하는 투자자는 기능을 더 자세히 살펴보고 싶어 할 수 있습니다 대부분의 중요한 계정 및 포트폴리오 기능. 계정 기록 보고서 포트폴리오 또는 계정 정보의 보고서를 만들거나 문을 볼 수 있습니다. 명세서 다운로드 계정 명세서를 다운로드 할 수 있습니다. 데이터 내보내기 포트폴리오 또는 계정 데이터를 내보낼 수 있습니다. 이익 손실 세금 계획을위한 손익 보고서를 실행할 수 있습니다. 주문 상태 및 잔액 현재 거래 위치, 미결 주문 및 계정 잔액을 신속하게 볼 수 있습니다. 실시간 업데이트 계정의 실시간 잔액 균형. 통화 쌍 간 상호 통화 쌍 미국 달러화가 아닌 서로 거래되는 2 차 통화 포함 예 : EUR JPY, EUR GBP 및 C AD JPY이 범주는 가장 평판이 좋은 중개인이 제공하는 다른 거래가 많은 통화 쌍을 나타냅니다. Cross Currency Pairs 범주는 미화 이외의 통화로 표시된 외환 거래 계좌 또는 다른 국가 간의 불일치를 이용하는보다 고급 거래자에게 특히 중요합니다 . 가장 중요한 통화 쌍 쌍의 특징. AUD JPY 브로커는 호주 달러 대 일본 엔 통화 쌍으로 거래합니다. CAD JPY 브로큰은 캐나다 달러 대 일본 엔 통화 쌍으로 거래합니다. CHF JPY 브로커는 스위스 프랑 vs 일본 엔 통화 쌍. EUR AUD 브로커는 유로화와 호주 달러화의 통화 쌍을 제공합니다. EUR CHF 브로커는 유로화와 스위스 프랑화의 통화 쌍을 제공합니다. EUR GBP 브로커는 유로화와 영국 파운드 화의 통화 쌍을 제공합니다. EUR JPY 중개인은 유로화 대 일본 엔화 쌍으로 거래합니다. GBP CHF 중개인은 영국 파운드 대 Swi ss 프랑 통화 쌍. 주요 통화 쌍. 주요 통화 쌍은 외환 브로커를 통해 사용 가능한 가장 중요하고 가장 거래되는 전세계 통화 쌍입니다. 이 쌍은 유럽, 일본, 캐나다 및 호주를 포함한 세계에서 가장 선진국의 통화로 구성됩니다. 통화 쌍은이 통화 중 하나가 미국 달러와 거래 될 때 생성됩니다. 예를 들어 EUR USD와 USD CAD가 포함됩니다. 주요 통화 쌍은 중요한 범주입니다. 이 쌍은 외환 거래에서 가장 많이 거래되는 액체 통화 시장을 나타 내기 때문입니다. 중요한 주요 통화 쌍 브로커는 호주 달러 대 미국 달러 통화 쌍으로 거래합니다. EUR USD 브로커는 유로화와 미국 달러화의 통화 쌍을 제공합니다. GBP USD 브로커는 영국 파운드와 미국 달러의 통화 쌍을 거래합니다. NZD USD 브로커는 뉴질랜드 달러 대 미국 달러 통화 쌍으로 거래합니다. USD CAD 브로커는 미국 달러 vs 캐나다 달러 n 달러 통화 pair. USD CHF 브로커는 미국 달러 vs 스위스 프랑 통화 쌍으로 거래를 제공합니다. USD JPY 브로커는 미국 달러 대 일본 엔 통화 쌍으로 거래를 제공합니다. Trading Technology. Trading Technology는 거래를 단순화하거나 고급 전략을 실행하는 도구 무역 기술 범주에는 경고 및 실시간 견적부터 자동 거래 및 조건부 주문과 같은 고급 기능에 이르기까지 다양한 기능이 포함됩니다. 무역 기술은 가장 중요한 것 중 하나입니다 카테고리 외환 브로커를 고려할 때 선택 전략을 수행하는 능력이 매우 중요하기 때문에 외환 거래. 가장 중요한 무역 기술 기능. 경고 당신은 포트폴리오에 대한 맞춤형 알림을 설정할 수 있습니다. 자동 거래 당신은 자동 트리거를 설정하여 거래를 할 수 있습니다. 조건 주문 실행하면 다른 주문을 즉시 트리거하거나 취소 할 수 있습니다. 블렌드 인터페이스 레이아웃 및 거래 플랫폼의 기능을 사용자 정의하고 변경할 수 있습니다. 차트 트레이딩 실제로 차트를 도구를 사용하여 거래를 배치 할 수 있습니다. 실시간 차트 실시간 업데이트 차트 도구는 브로커를 통해 사용할 수 있습니다. 실시간 인용 최신 가격 견적은 실시간으로 제공됩니다. 고객 서비스 및 지원. 고객 서비스 및 지원은 외환 브로커 지원 채널의 가용성입니다. 최상의 지원을 제공하는 외환 브로커는 실시간 채팅을 비롯한 여러 채널을 통해 모든 거래 시간 동안 사용할 수 있습니다. , 전자 메일 및 전화 중 일부는 최고의 외환 중개인도 소매 위치에 사람과 직접 이야기 할 수 있습니다 외환 시장은 24 시간 내내 거래를하기 때문에 특히 온라인 외환 거래에 대한 문제는 모든 시간에 지원에 대한 액세스를 필요로합니다. 대부분의 중요한 고객 서비스 지원 이메일을 통해 고객 지원에 액세스 할 수 있습니다. 라이브 채팅 실시간 채팅을 통해 고객 지원에 액세스 할 수 있습니다. 전화 고객에게 액세스 할 수 있습니다 고객 지원 시간대 지원 대부분의 거래 시간 중에 고객 지원에 액세스 할 수 있습니다. 모바일 거래. 모바일 거래는 모바일 장치를 사용하여 거래 계정에 액세스하는 기능입니다. 모바일 거래는 다양한 장치에 대한 전용 응용 프로그램의 가용성, 모바일 앱 내의 기능의 기능 및 사용자가 애플리케이션을 평가 한 방법 모바일 거래는 고성능의 이동 거래 도구에 대한 수요를 충족시키기 위해 애플리케이션의 품질이 향상됨에 따라 계속해서 중요성이 커지고 있습니다. 브로큰 브로커는 BlackBerry 장치를위한 응용 프로그램을 제공합니다. 경보 생성 하나 이상의 모바일 거래 응용 프로그램과 함께 경보를 생성 할 수 있습니다. 편리한 App Store Reviews 3 개 이상의 별이 수여되었습니다. Apple App Store 또는 Google Play. iPad에있는 사용자로부터 브로커의 iPhone 앱으로 이동합니다. 브로커는 iPad. iPhone 용 앱을 제공합니다. 브로커는 모바일 응용 프로그램 중 하나를 사용하여 모바일 연구 조사 기능을 사용할 수 있습니다. 모바일 웹 사이트 브로커는 모바일 웹 브라우저에서 계정에 액세스하기위한 별도의 모바일 웹 사이트를 제공합니다. 장소 거래 모바일 장치를 사용하여 거래를 할 수 있습니다. 당신은 모바일 장치를 사용하여 포트폴리오를 추적 할 수 있습니다. 스트리밍 견적 모바일 장치에서 스트리밍 견적을 사용할 수 있습니다. 연구는 결정을 내리고 시장 활동을 이해하는 데 도움이되는 forex 중개인이 고객에게 제공하는 자원입니다 최고의 외환 중개인에 의해 제공 연구 고급 차트 기능, 제 3 자 연구, 연구 보고서 및 시장 논평 외환 거래는 고도로 컴퓨터를 기반으로 할 수 있으며 일부 외환 브로커는 과거 데이터에 대한 액세스 권한을 제공하여 실제 돈을 할당하기 전에 전략을 백 테스트 할 수 있습니다. 연구는 결정을 내릴 때 도움을 구하는 상인뿐만 아니라 독립적 인 상인 무역 또는 제 2의 의견에 eking 확인 제 3 자 연구를 위해 지불하는 더 진보 된 상인을 수용하기 때문에 더 많은 자기 지시 중개인의 몇몇은 더 적은 연구 편의 시설을 제공합니다. 중요한 연구 기능이 있습니다. 차트 차트에 액세스 할 수 있으므로 역사적인 데이터 브로커를 사용하면 과거의 환율 데이터에 접근 할 수 있습니다. 시장 논평 외부 전문가의 시장 논평에 액세스 할 수 있습니다. 뉴스 일일 시장 뉴스 및 타사 서비스의 업데이트에 액세스 할 수 있습니다. 조사 보고서 브로커 다양한 연구 보고서를 제공합니다. 트레이딩 플랫폼 트레이딩 플랫폼은 브로커가 제공하는 외환 거래에 사용할 수있는 다양한 소프트웨어 플랫폼을 포함합니다. 거래 플랫폼은 거래자의 요구에 따라 다를 수 있으며 종종 표준 또는 전문 플랫폼으로 분류됩니다. 추가 플랫폼에는 모바일 플랫폼 위험을 무릅 쓰지 않고 전략을 테스트하기 위해 이동 중에 거래를 수행하고 가상 플랫폼을 실행합니다. 트레이딩 플랫폼은 거래자가 변화함에 따라 상인의 필요를 충족시킬 수있는 외환 브로커를 찾고있는 경우 중요한 카테고리입니다. 중요한 트레이딩 플랫폼 기능. 모바일 브로커는 모바일 장치에서 거래를 수행 할 수있는 플랫폼을 제공합니다. 전문가 브로커 오퍼 표준 플랫폼을 포함한 여러 플랫폼 수준을 제공합니다. 가상 거래 중개인은 고객이 실제 돈을 버리지 않고 거래를 연습 할 수있는 가상 계좌를 제공합니다. 소개 제공 업체. Forex 중개인은 종종 유망 고객 인센티브의 예는 계좌 개설을위한 입문 및 고객 추천 프로그램을 포함합니다. 다른 이들은 무료 거래 데모를 제공하여 상인이 브로커에게 위임하기 전에 외환 거래를 연습 할 수 있습니다. 인센티브는 일반적으로 실제 서비스와 관련이 없기 때문에 매우 중요합니다. 중개인인데 일부 고객에게는 유용 할 수 있습니다. 두 가지 외환 브로커간에 결정을 내릴 때 잠재적 인 보너스를 인식합니다. 중요한 소개 제공 기능 대부분이 무료 데모입니다. 무료 거래 데모에 액세스하여 거래 플랫폼 중 하나를 시도 할 수 있습니다. 부과 프로그램 친구에게 추천 할 때 보상을받을 수 있습니다 브로커에게. 특가 상품 계좌를 개설 한 신규 상인을위한 특별 제안이 가능합니다. 다른 투자 상품. 다른 투자 상품은 다른 투자 상품으로 구성됩니다. 외환 중개인이 거래 할 수 있도록 다른 투자 상품을 만듭니다. 기타 투자 상품에는 주식, 선물, 옵션 및 CFDs 대부분의 외환 거래자는 고도로 전문화 되었기 때문에 이것은 덜 중요한 범주이지만 여러 제품에 대한 전문성을 갖춘 전문 상인에게는 더 중요한 카테고리가 될 수 있습니다. 대부분의 일반적인 투자 상품입니다. CFD 브로커는 차액 계약으로 정산 된 다른 수단을 제공합니다. 선물 중개인은 일부 선물 상품의 거래를 제공합니다. 옵션 상품 중개인은 일부 옵션 상품의 거래를 제공합니다. tocks 브로커는 일부 주식 거래를 제공합니다. 트레이딩 교육. 교육은 온라인 외환 브로커가 고객이 외환 거래 및 플랫폼 탐색에 대해 배우는 데 도움이되는 모든 자원입니다. 교육 교육 카테고리에서 뛰어난 외환 중개인은 정기적으로 웹 세미나 및 비디오를 제공합니다 그래서 상인은 빨리 전진하고, 외환 거래의 새로운 개념을 배우고, 쉽게 중개인 플랫폼에 익숙해 질 수 있습니다. 또한, 최고의 외환 브로커는 거래 아이디어 교환을 용이하게하기 위해 훌륭한 거래 커뮤니티를 제공합니다. 고급 투자자에게는 교육이 덜 중요하지만 초보자는 대부분의 외환 중개인이 제공하는 강좌 및 웹 세미나를 통해 많은 혜택을 얻습니다. 가장 중요한 거래 교육 기능. 코스 브로커에서 교육 무역 또는 투자 강좌에 액세스 할 수 있습니다. 용어집 중요한 투자 용어에 대한 용어집은 중개인이 제공합니다. 중개인으로부터 전국의 라이브 세미나에 참석할 수 있습니다. 온라인 커뮤니티에 대한 토론을하고 다른 트레이더들과 조언을 공유 할 수 있습니다. 비디오 브로커 플랫폼에서 교육 비디오를 볼 수 있습니다. 웹 세미나를 통해 투자 상품에 대해 알아볼 수 있습니다. 모든 Forex 거래 리뷰. Forex Real Profit EA. 사이트를 만들고 싶습니다. 무료 WordPress 테마 및 플러그인을 찾으십시오. 이 기사는 더 이상 사용되지 않으며 더 이상 유지되지 않습니다. 나는 일반적으로 스컬퍼에 대한 열렬한 팬이 아니라고 인정해야하며, 유동성 문제로 인해 아시아 이전 세션 스컬 퍼에게 매력을 느끼지 못합니다. 미끄러짐과 리트 윗트에 종종 반영되는 문제들. 오늘날 나의 역경은 지구상의 EA 시장의 현재 상태에 의해 대부분 야기 된 것입니다. 확실히 EA 장면이 스 칼파로 가득 채워지려고 노력하고있는 것처럼 보입니다. 이들 대부분은 Megadroid 또는 Fapturbo의 복제품이며, 그 중 하나를 구매하는 대신 거래를하는 것이 좋습니다. b 차트를 터치하여 방향을 잡아서 과도하게 움직였습니다. 그러나 지금은 오리지널 scalper가 나타나고 Forex Real Profit EA가이 범주에 속한다고 믿습니다. 이제 EA가 아시아계 이전 세션이었던 것 같아 보였습니다. 미국 DST에 따라 21 ~ 23 그리니치 표준시로 거래 될 예정이지만 나중에 자세히 설명되어 있습니다. 괄호 안의 경우, 미국 DST는 3 월 두 번째 일요일과 11 월 첫 번째 일요일 사이에 적용됩니다. M15 시간대에 EURUSD, USDCHF, USDCAD, EURCHF, EURGBP, GBPCHF 및 EURCAD를 거래하기위한 설정 파일이있는 경우, 쌍 간의 주요 차이점은 추세 필터 사용, 목표 이익 목표 및 허용 된 최대 스프레드입니다. 매뉴얼에는 CADCHF가 수익성이있는 상징이지만, 나는 Dukascopy가 그것에 대한 진드기 데이터를 가지고 있지 않기 때문에 많은 중개인들이 가지고 다니지 않는다는 것을 언급하지 않기 때문에 나는이 특정한 통화 쌍을 역행 검사하지 않기로 결정했다. 시장에서 끈기있게 기다리고있는 거래가 일어나면서 Bollinger 몇 개의 밴드와 다른 비밀스러운 마법으로부터 채널을 조용히 엮어 낸다. 거래 세션이 시작되면 현재 채널을 기반으로 신호가 계산되고 트리거가 한 방향으로 당겨 지거나 다른 많은 스 칼파와 매우 흡사합니다. 중요한 차이점은 전체 판매가 다소 수익이 높다는 것입니다. 보안 조치로서 Forex Real Profit EA는 뉴스 코드의 중요성이 강조된 하드 코딩 된 미래 날짜의 형태로 기본적인 기본 뉴스 피싱을 제공합니다 그리고 그것은 또한 근본적인 추세에 대한 거래를 제적하기로되어있는 앞에서 언급 한 추세 필터를 가지고 있습니다. 중단 손실은 그것이 실행되는 모든 쌍에 대해 100 pips로 설정되지만, USDCHF의 9에서부터 이익 실현 설정까지 다양합니다. EURCHF를 EURCAD에서 30 pips까지 높이기 이것은 당신이 그것을 실행하는 통화에 따라 약 11 1에서 약 3 1의 범위로 계산 된 위험 보상 비율을 제공합니다. 그러나 대부분의 tim EA는 시장이 그것에 대항 할 경우 정지 손실에 도달하기 전에 그 직책을 많이 닫을 것이고, 이로 인해 라이브 계좌에서 약 3 1의 위험 보상 비율이 관찰됩니다. 전문가 고문은 NFA 규정에 아무런 문제가 없습니다. 그것은 각 통화 쌍에 대해 한번에 하나 이상의 거래를 열지 않으므로이 관점에서 매우 중개인입니다. 그러나 당신이 백 테스팅에서 볼 수 있듯이 스프레드와 결과적으로 미끄러짐과 재수입에 매우 민감합니다. 저자는 ECN 브로커에서 실행하고 좋은 이유가 있음을 권고합니다. EA는 짧은 거래 기간을 갖고 있으며 거래의 대부분은 2 시간 이내에 마감됩니다. 다시 한번 우리는 다소 단순한 제품 웹 사이트에 직면하고 있습니다. , 라이브 비디오, 가짜 증언 등과 같은 익숙하지 않은 마케팅 허풍도없이이 리뷰에서 가장 수익성이 높은 EA는 최근에 많은 마케팅 허위 광고없이 사이트를 운영하는 추세 인 것 같습니다. 고백해야한다. 간단하고 친숙한 웹 사이트와 라이브 결과가 궁극적으로 리뷰 작성에 결정적인 요인으로 작용했습니다. 그 성과가 입증 된 라이브 퍼포먼스에 중점을두고 있습니다. 거기에 두 개의 라이브 계정이 있으며 나는 자유를 취할 것입니다. 그들의 위젯을 여기에 추가하십시오. 첫째, 우리는 Alpari UK 계정을 가지고 있습니다. 이 글을 쓰고있는 시점에 1 년이 넘는 기간 동안 2010 년 2 월 초부터 활동을 시작했습니다. 총 수익은 거의 80이고, 인출은 6 이상입니다. , 리스크 보상 비율 3 2 1, 수익 요인 1 56을 가지고 있습니다. 둘째, 포레스트 리얼 이윤 EA를 운영하는 MB 트레이딩 계좌는 18 05 2010 년 이후에 시작되었습니다. 테스트 결과, mt4i에 대한 불완전한 진술 메시지가 나타납니다. MB 체크리스트를 통해 MB 트레이딩 계좌이므로 최대 허용 레버리지 (1 백 50 달러)로 실행됩니다. 시간의 3 분의 2 그 중 첫 번째는 80에 도달해야했지만, 그와 함께 갈 168의 축소 축소가있었습니다. 이 외에도 EURCAD의 경우 2007-2010, GBPCHF의 경우 2003-2010, 포럼에 등록하여 다운로드 할 수있는 데모 버전의 로봇입니다. 자동 GMT 기능은 물론 분 해상도로 EA의 거래 세션을 구성 할 수있는 여러 가지 시간 설정이 있습니다. 최적화, 당신은 정지 손실 거리, 이익 목표 및 시간 설정이 필요한 모든 것을 가지고 있습니다. 물론 수동으로 로트 크기를 변경하거나 위험을 구성하고 자금 관리를 가능하게 할 수 있습니다 기본적으로 EA 세트 파일은 위험으로 구성됩니다 3, 라이브 포워드 테스트 계정에서 사용하는 다소 합리적인 가치입니다. 권장하지는 않지만 하드 SL TP를 비활성화하고 EA가 동적으로 계산 된 내부 값을 사용할 수있게하십시오. 허용 된 확산 및 미끄러짐 페이지보다 더 높은 값을 설정하지는 않겠지 만 InvisibleMode 설정을 사용하면 클라이언트 측에서 SL TP를 완전히 제어하는 ​​EA를 실행할 수 있습니다. 브로커가 그늘진 것처럼 보이는 경우에만 활성화해야합니다. 전략 설명, 활성화 또는 비활성화 할 수있는 추세 필터가 있지만 실제로 흥미로운 점은 이미 NFA 호환이지만 EA에는 브로커의 다른 EA와 함께 실행할 수있는 NFA 옵션이 있습니다. 클라이언트에서 NFA 제한 사항을 구현합니다. 이 설정을 사용하면 EA는 다른 EA가 관리하는 기존 거래를 헤지하는 포지션을 열려고 시도하지 않습니다. 마지막 흥미로운 매개 변수는 계정 여유 이익 보호 설정입니다. 임계 값을 구성합니다 Forex Real Profit 마진 사용량이 발생하면 EA는 추가 거래를하지 않을 것입니다. 이 설정이 1 50 레버리지로 매우 유용 할 수 있다고 상상해보십시오. 기본값은 75이므로 EA는 브로크에 관계없이 매우 안전해야합니다. 어. 미국 DST와 동떨어진 겨울 동안, 저자는 두 가지 차트, 즉 무역 간격으로 21-22 그리니치 표준시와 기타 22-23 그리니치 표준시를 사용하는 것이 좋습니다. 이를 위해 서로 다른 매직 넘버를 가진 두 세트의 파일이 제공됩니다 각 쌍마다 3 월 중순부터 11 월 초까지 미국 DST 여름철에 21-22 GMT의 이중 위험 차트를 작성하여 실행하는 것이 좋습니다. 당연히이 문제에 대한 백 테스팅으로 어려움에 처했습니다. 내가 DST가 가능하다고 가정 할 때 21-22 간격으로 그것을 실행하는 것이었다. 나는 그것이 역사 센터 데이터를위한 것이라는 것을 확신했기 때문에 내가했던 첫 번째 일이었다. 나는 애매한 첫인상을 얻기 위해 21-22 GMT 설정 파일로 10 년간의 백 테스트를 실시했다. 내가 원한다면 토마스에게 의문을 제기한다. 그러나 거기서 멈추지 않았다. 나는 또한 22-23 GMT 세트 파일과 동일한 백 테스트를 실행했다. 결국 모든 종류의 백 테스트를 실행하여 파일 및 당신은 아래 결과를 볼 것입니다이 기사를 통해 아래로 스크롤하는 동안 당신의 mousewheel에 많은 마모와 눈물을 추가 할 준비를하십시오. 커피를 마시지 않았다면 지금 간다. 간식을 얻으십시오. 이동 중에는 기본 설정을 사용하고 AutoGMT를 비활성화하고 운영 시간을 조정하여 GMT 오프셋을 조정할 수 있습니다. FXT 파일은 GO Markets 터미널에서 작성 및 수행되었습니다. 스프레드에 대해 GO 시장 평균을 사용했습니다. 지난 2 주 동안의 아시아 세션은 Forex Real Profit EA를 운영하는 라이브 포워드 테스트 계좌를 개설했기 때문에뿐만 아니라 ECN 스프레드보다 약간 높은 편이기는하지만 스프레드가 좋기 때문에 적합합니다. 이 역사 센터 백 테러에 커미션이 없기 때문에 완벽합니다. 이 기사에서 다량의 백 테트로 인해 개별적으로 주석을 쓰지 않을 것입니다. 수익금 EA 5 11, 1999-2011 history center 데이터, EUR USD M15, 스프레드 1 4, 수수료 없음, 21-22 GMT 세트 실제 이익 EA 5 11, 1999-2011 역사 센터 데이터, EURUSD M15, 스프레드 1 4, 수수료 없음, 22-23 GMT 세트. 실제 이익 EA 5 11, 1999-2011 역사 센터 데이터, USDCHF M15, 보급 2 4, 수수료 없음, 21-22 GMT 세트 실제 수익 EA 5 11, 1999-2011 역사 센터 데이터, USDCHF M15, 보급 2 4, 수수료 없음, 22-23 GMT 세트 . 이익 EA 5 11, 1999-2011 역사 센터 데이터, USDCAD M15, 스프레드 2 6, 수수료 없음, 21-22 GMT 세트 실제 이익 EA 5 11, 1999-2011 기록 센터 데이터, USDCAD M15, 스프레드 2 6, 아니오 수수료 22-23 GMT set. Real profit EA 5 11, 1999-2011 역사 센터 데이터, EURCHF M15, spread 3 9, 수수료 없음, 21-22 GMT 세트 실제 이익 EA 5 11 1999-2011 역사 센터 데이터, EURCHF M15, spread 3 9, no commission, 22-23 GMT set. Real profit EA 5 11, 1999-2011 history center data, GBPCHF M15, spread 5 6, no commission, 21-22 GMT set Real profit EA 5 11, 1999 -2011 history center data, GBPCHF M15, spread 5 6, no commission, 22-23 GMT set. Real profit EA 5 11, 1999-2011 history center data, EURGBP M15, spread 2 6, no commission, 21-22 GMT set Real profit EA 5 11, 1999-2011 history center data, EURGBP M15, spread 2 6, no commission, 22-23 GMT set. Real profit EA 5 11, 1999-2011 history center data, EURGBP M15, spread 4 7, no commission, 21-22 GMT set Real profit EA 5 11, 1999-2011 history center data, EURGBP M15, spread 4 7, no commission, 22-23 GMT set. Seeing the charts next to each other like that, it quickly becomes apparent that the 22-23 interval performs way better than 21-22, with the small exception of GBPCHF where it brought a little less profit However, that exception just goes to confirm the rule it had an overall smoother balance curve But let s not jump to any conclusions yet the above backtests were performed using Metaquotes history center data which is of a rather poor quality. The drawdown was very low in all backtests, but it can be seen that everywhere except the GBPCHF backtests again the relative drawdown re sulted from running Forex Real Profit EA on the 21-22 GMT interval is higher than the drawdown on the 22-23 interval The maximum observed was 7 32 on EURUSD 21-22 versus 4 77 on EURUSD 22-23.My next step would naturally be backtesting on tick data and here s where I ran into a problem there s no DST for the Dukascopy historical data So, to be able to properly do this, I proceeded to add DST capabilities to the script that exports the FXT files, resulting in an update that is now available for download on the tick data page If you were wondering earlier how come I know exactly when does the US DST start and end, you have your answer now it s because I had to do some research for this whole thing The result is that the script now supports enabling DST in the FXT file by the US convention or alternatively by the European rules. Since it s recommended to run Forex Real Profit EA on an ECN broker, I attempted to reproduce the ECN conditions as closely as possible So, in addition to enabling DST, this meant creating the FXT files with a commission that I set to 0 8 pips and with the normalized max spread found on the ECN server of FxOpen throughout the Asian session during the past couple of weeks Please note that I used the normalized maximum spread, not the average, so the tests running with fixed spread and commission are really some kind of a worst case scenario If you re wondering how I got the spread info, it s related to another project of mine which I will likely unveil sometime during the following couple of months. In addition to the backtests with commission and fixed spread, I also ran the same backtests with the GO Markets average session spreads and without commission to see what the difference would be between ECN and non-ECN If that s not enough, I also ran the backtests with 0 8 pips commission and real spread data All of these are both on the 21-22 GMT interval as well as on the 22-23 GMT interval. The tick data backtests were ran with AutoGMT set to false and with the default trading hours, the GMT offset of the data being 0 well, except for DST when the data had an offset of UTC 1 to ensure a correct operation of the EA. I will try to group the trades by pair and time interval so you can easily compare the results. EURUSD 21-22 GMT. Real profit EA 5 11, 2007-2011 tick data, EURUSD M15, spread 1 0, commission 0 8, 21-22 GMT set Real profit EA 5 11, 2007-2011 tick data, EURUSD M15, spread 1 4, no commission, 21-22 GMT set Real profit EA 5 11, 2007-2011 tick data, EURUSD M15, Dukascopy spread, commission 0 8, 21-22 GMT set. EURUSD 22-23 GMT. Real profit EA 5 11, 2007-2011 tick data, EURUSD M15, spread 1 0, commission 0 8, 22-23 GMT set Real profit EA 5 11, 2007-2011 tick data, EURUSD M15, spread 1 4, no commission, 22-23 GMT set Real profit EA 5 11, 2007-2011 tick data, EURUSD M15, Dukascopy spread, commission 0 8, 22-23 GMT set. USDCHF 21-22 GMT. Real profit EA 5 11, 2007-2011 tick data, USDCHF M15, spread 1 8, commission 0 8, 21-22 GMT set Rea l profit EA 5 11, 2007-2011 tick data, USDCHF M15, spread 2 4, no commission, 21-22 GMT set Real profit EA 5 11, 2007-2011 tick data, USDCHF M15, Dukascopy spread, commission 0 8, 21-22 GMT set. USDCHF 22-23 GMT. Real profit EA 5 11, 2007-2011 tick data, USDCHF M15, spread 1 8, commission 0 8, 22-23 GMT set Real profit EA 5 11, 2007-2011 tick data, USDCHF M15, spread 2 4, no commission, 22-23 GMT set Real profit EA 5 11, 2007-2011 tick data, USDCHF M15, Dukascopy spread, commission 0 8, 22-23 GMT set. USDCAD 21-22 GMT. Real profit EA 5 11, 2007-2011 tick data, USDCAD M15, spread 2 3, commission 0 8, 21-22 GMT set Real profit EA 5 11, 2007-2011 tick data, USDCAD M15, spread 2 6, no commission, 21-22 GMT set Real profit EA 5 11, 2007-2011 tick data, USDCAD M15, Dukascopy spread, commission 0 8, 21-22 GMT set. USDCAD 22-23 GMT. Real profit EA 5 11, 2007-2011 tick data, USDCAD M15, spread 2 3, commission 0 8, 22-23 GMT set Real profit EA 5 11, 2007-2011 tick data, USDCAD M15, spread 2 6, no comm ission, 22-23 GMT set Real profit EA 5 11, 2007-2011 tick data, USDCAD M15, Dukascopy spread, commission 0 8, 22-23 GMT set. EURCHF 21-22 GMT. Real profit EA 5 11, 2007-2011 tick data, EURCHF M15, spread 2 9, commission 0 8, 21-22 GMT set Real profit EA 5 11, 2007-2011 tick data, EURCHF M15, spread 3 9, no commission, 21-22 GMT set Real profit EA 5 11, 2007-2011 tick data, EURCHF M15, Dukascopy spread, commission 0 8, 21-22 GMT set. EURCHF 22-23 GMT. Real profit EA 5 11, 2007-2011 tick data, EURCHF M15, spread 2 9, commission 0 8, 22-23 GMT set Real profit EA 5 11, 2007-2011 tick data, EURCHF M15, spread 3 9, no commission, 22-23 GMT set. GBPCHF 21-22 GMT. Real profit EA 5 11, 2007-2011 tick data, GBPCHF M15, spread 4 1, commission 0 8, 21-22 GMT set Real profit EA 5 11, 2007-2011 tick data, GBPCHF M15, spread 5 6, no commission, 21-22 GMT set Real profit EA 5 11, 2007-2011 tick data, GBPCHF M15, Dukascopy spread, commission 0 8, 21-22 GMT set. GBPCHF 22-23 GMT. Real profit EA 5 11, 2007-2011 tick data, GBPCHF M15, spread 4 1, commission 0 8, 22-23 GMT set Real profit EA 5 11, 2007-2011 tick data, GBPCHF M15, spread 5 6, no commission, 22-23 GMT set Real profit EA 5 11, 2007-2011 tick data, GBPCHF M15, Dukascopy spread, commission 0 8, 22-23 GMT set. EURGBP 21-22 GMT. Real profit EA 5 11, 2007-2011 tick data, EURGBP M15, spread 2 0, commission 0 8, 21-22 GMT set Real profit EA 5 11, 2007-2011 tick data, EURGBP M15, spread 2 6, no commission, 21-22 GMT set Real profit EA 5 11, 2007-2011 tick data, EURGBP M15, Dukascopy spread, commission 0 8, 21-22 GMT set. EURGBP 22-23 GMT. Real profit EA 5 11, 2007-2011 tick data, EURGBP M15, spread 2 0, commission 0 8, 22-23 GMT set Real profit EA 5 11, 2007-2011 tick data, EURGBP M15, spread 2 6, no commission, 22-23 GMT set Real profit EA 5 11, 2007-2011 tick data, EURGBP M15, Dukascopy spread, commission 0 8, 22-23 GMT set. EURCAD 21-22 GMT. Real profit EA 5 11, 2008-2011 tick data, EURCAD M15, spread 3 8, commission 0 8, 21-22 GMT set Real profit EA 5 11, 2008-2011 tick data, EURCAD M15, spread 4 7, no commission, 21-22 GMT set Real profit EA 5 11, 2008-2011 tick data, EURCAD M15, Dukascopy spread, commission 0 8, 21-22 GMT set. EURCAD 22-23 GMT. Real profit EA 5 11, 2008-2011 tick data, EURCAD M15, spread 3 8, commission 0 8, 22-23 GMT set Real profit EA 5 11, 2008-2011 tick data, EURCAD M15, spread 4 7, no commission, 22-23 GMT set Real profit EA 5 11, 2008-2011 tick data, EURCAD M15, Dukascopy spread, commission 0 8, 22-23 GMT set. The first thing that I looked for and confirmed is that the 22-23 GMT backtests are indeed yielding much better results than their 21-22 GMT counterparts This time even the GBPCHF one is better In light of these tests, I believe 22-23 GMT to be easily the better time interval to run the EA. Important edit 10 05 2011 According to the users see comments below and the author, in light of the recent changes there were several new versions since I wrote the article the 21-22 GMT interval is now bett er for the EA I have changed the hourly interval of my forward test and I will let it trade using its default time interval for the time being, at least until I get a chance to do some more backtests of my own with the latest version. Let s take a look at the differences between the simulated ECN backtests lower spread with 0 8 pips commission and the STP backtests higher spread, no commission In many cases, the STP backtests came out better Why Because for pairs with low spread such as EURUSD, the 0 8 pips commission brings the cost per trade above the costs per trade for an STP broker One thing to keep in mind when performing this comparison is that the spreads I used for the ECN broker were normalized maximum values while for the NDD STP broker they were average We are comparing the worst ECN case to the average STP case, so more or less peanuts and apples, but in the end, if we were performing the same procedure on average versus average I believe STP would come in not far behind Th e question that naturally follows is seeing these differences, is it really worth to run it on an ECN broker And my answer would be yes, as long as you have a high enough balance to afford using money management with a lotsize increment of 0 1.Moving on, let s compare the real spread backtests against the fixed spread backtests In every single case, things were quite a lot worse and I m asking myself how come Like I mentioned in the EURClimber review it is known that the Dukascopy historical data spreads are wider than the current spreads of the ECN brokers, since the Dukascopy data is quite old and the spreads back in 2007 were not what they are today Yet I wanted to see what is the average spread that s causing this to happen so I ended up writing a small EA for this When backtested, this EA calculates a dynamic spread average for a selected time period and keeps spamming the log with it Just in case anyone needs it, it s available for download. I ll create a small spread table with a ll the spreads I used and the values resulted from backtesting the AverageSpread EA mentioned above on the FXT files using Dukascopy spreads Once more, the ECN spreads are the FxOpen normalized maximal spreads from the Asian session, while the STP spreads are the GO Markets average spreads for the Asian session. It s easily visible that in the very best case the average Dukascopy spread was as big as the normalized ECN max spread for the whole session, not just that interval Moreover, this was the better case the 21-22 interval The spreads for the 22-23 interval are so much higher, it s scary As it seems, unfortunately, the real Dukascopy spreads are not very useful to us since that s definitely not the spreads that we are trading today It s only natural since some of the data is almost 4 years old already, but from now on I will think twice before backtesting an EA using historical spread data, simply because the trading conditions nowadays are so much better In conclusion, we might as well ignore the real spreads backtests I ran. I wasn t going to stop here, though What, you thought backtest-fest was over Nope, you re not getting away that easily Since it has taken me a long time to write this, it should also take a long time to read it Speaking of which, I m cooking this article for about 2 weeks already and I ran over 100 backtests in total. So, as you might remember, before the throng of backtests I mentioned that the author recommends running both the setting file for 21-22 GMT and the setting file for 22-23 on two different charts outside DST so during wintertime And here I was, facing a new problem how do I selectively backtest an EA on a certain period of the year For some reason, it didn t occur to me immediately that I can simply omit the tick data for the DST period of the year when generating the FXT, but once I came up with this solution, all it took was a small modification to the scripts and I was able to export some gimped FXT files and perform the bac ktests only on the desired period of the year Of course, once again I proceeded to backtest both the 21-22 set and the 22-23 set to compare the results a bit I only ran these on ECN data because, after all, I just want to compare the two time intervals against each other. EURUSD outside DST. Real profit EA 5 11, 2007-2011 tick data, DST skipped, EURUSD M15, spread 1 0, commission 0 8, 21-22 GMT set Real profit EA 5 11, 2007-2011 tick data, DST skipped, EURUSD M15, spread 1 0, commission 0 8, 22-23 GMT set. USDCHF outside DST. Real profit EA 5 11, 2007-2011 tick data, DST skipped, USDCHF M15, spread 1 8, commission 0 8, 21-22 GMT set Real profit EA 5 11, 2007-2011 tick data, DST skipped, USDCHF M15, spread 1 8, commission 0 8, 22-23 GMT set. USDCAD outside DST. Real profit EA 5 11, 2007-2011 tick data, DST skipped, USDCAD M15, spread 2 3, commission 0 8, 21-22 GMT set Real profit EA 5 11, 2007-2011 tick data, DST skipped, USDCAD M15, spread 2 3, commission 0 8, 22-23 GMT set. EURCHF outside DS T. Real profit EA 5 11, 2007-2011 tick data, DST skipped, EURCHF M15, spread 2 9, commission 0 8, 21-22 GMT set Real profit EA 5 11, 2007-2011 tick data, DST skipped, EURCHF M15, spread 2 9, commission 0 8, 22-23 GMT set. GBPCHF outside DST. Real profit EA 5 11, 2007-2011 tick data, DST skipped, GBPCHF M15, spread 4 1, commission 0 8, 21-22 GMT set Real profit EA 5 11, 2007-2011 tick data, DST skipped, GBPCHF M15, spread 4 1, commission 0 8, 22-23 GMT set. EURGBP outside DST. Real profit EA 5 11, 2007-2011 tick data, DST skipped, EURGBP M15, spread 2 0, commission 0 8, 21-22 GMT set Real profit EA 5 11, 2007-2011 tick data, DST skipped, EURGBP M15, spread 2 0, commission 0 8, 22-23 GMT set. EURCAD outside DST. Real profit EA 5 11, 2008-2011 tick data, DST skipped, EURCAD M15, spread 3 8, commission 0 8, 21-22 GMT set Real profit EA 5 11, 2008-2011 tick data, DST skipped, EURCAD M15, spread 3 8, commission 0 8, 22-23 GMT set. And now it s settled With the notable exception of EURCAD, all other pairs performed visibly better on the 22-23 GMT time interval even when running exclusively outside DST. Since it would be completely redundant to run the EA twice with the same settings, I ended up with a decision even though I go with the officially recommended settings for most of the EAs I review, I will use my own settings in this case I will run Forex Real Profit EA on a single chart, using the 22-23 GMT time interval all around the year As for the risk, I will use 3 as supplied in the original setting files it s a very sensible value although the gains will likely not be spectacular. To finally bring an end to the backtesting section and to give you some form of results that is easily digestible, I proceeded to merge the strategy reports for all 7 pairs for the 22-23 time interval once again, we ve determined that this one yields far better results from the simulated ECN backtests into a single statement. Real profit EA 5 11, aggregated ECN simulated backtests 2007-2011, time inter val 22-23 GMT. I take pride into being sincere, so once more I ll be totally honest with you I ve had my doubts about Forex Real Profit EA due to the performance in the backtests using tick data with real spread In spite of spending a very long time writing code for this article and backtesting, I was somewhat unsure whether I should write a review or not, at least until I measured the real spreads in the backtests and found out that they re much higher than the spreads offered by brokers nowadays On top of that, all my doubts were gone with the wind as soon as I ve taken one more look at the live account statements featured on the product website On Alpari, it has over one year, over 1000 trades and over 1000 pips now that s a truly impressive performance. Still, it s obviously a very picky robot when it comes to spreads, so if you decide to buy it, you should be very careful where you run it Another thing that is to be expected is different performance from broker to broker Even the au thor s live forward tests are exhibiting very different trades, so this will be the norm rather than the exception. The EA is sold as a yearly subscription priced at 199 While this may seem somewhat steep at the first glance, it s relatively low when compared to the almost 40 per month that you have to cough up for KangarooEA or EURClimber The refund policy for Forex Real Profit EA is 30 days no questions asked Coupled with the yearly subscription model, this makes me think that the author is in for the long run. Forward test. As for my other recent reviews, I am attaching a live forward test account to this article Even though it s definitely going to be eclipsed by the author s live accounts, I believe it s important to have an independent live forward test This time, since the EA is very spread-sensitive, I used a GO Markets L-Plate account For now, it s running v5 11 with risk 3 and with the set files that enable operation between 22 and 23 GMT The forward test was started on 23 02 20 10 and any updates to its configuration will be posted on the forward tests page. Edit 25 02 2011 This is actually an older account that I used for forward testing a different EA some 1 year ago I now configured myfxbook to correctly start analyzing starting from the date when Forex Real Profit EA was started on it If you ve seen a weird balance curve with a lot of trades, that was the reason. Details and links. Version used in backtesting 5 11 demo Pairs EURUSD, USDCHF, USDCAD, EURCHF, EURGBP, GBPCHF, EURCAD Timeframe M15 Forex Real Profit EA homepage Buy Forex Real Profit EA. Did you find apk for android You can find new Free Android Games and apps. This disclosure notifies the user of the potential financial risks of engaging in trading. Spot Foreign Exchange Forex or FX , Spread Trading and CFDs are volatile instruments and are not always appropriate for everyone Indeed, the transaction of such financial instruments can contain a substantial degree of risk and in certain circumstances yo u may lose your initial investment so you should consult your financial adviser before trading. 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