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상기 제 1 가산 블록은 상기 하위 절반 슬라이스를 수신하여 가산하여 1 비트 가산기 및 3 비트 하위 하프 값을 출력하는 제 1 가산기 블록을 포함하고, 제 2 가산기 상기 상위 절반 슬라이스를 수신 및 추가하고 4 비트 제로 관련 중간 값을 출력하는 제로 캐리 로딩 (zero-carry-loaded) 블록을 포함하고, 상기 제로 - 관련 중간 값 또는 상기 하나 - 관련 중간 값 중 하나를 1 비트 섹션 - 바이너리 값으로서 통과시키는 제 1 4- 비트 멀티플렉서를 더 포함하며, 상기 가산기의 캐리 아웃 및 상기 가산기의 캐리 아웃에 기초한 3 비트의 상위 절반 값을 포함하고, 상기 상위 절반 값 및 상기 하위 절반 값은 제 1 항에있어서, 상기 제 1 가산기 블록은 1- 비트 캐리 - 인 값을 더 수신하는 캐리 선택기 가산기. 제 1 항에있어서, 상기 캐리 선택기 가산기는, 상기 6 비트 가산 슬라이스를 추가하기위한 적어도 하나의 제 2 섹션을 포함하며, 상기 제 2 섹션은 7 비트 제로 - 관련 중간 결과를 제공하기위한 제 2 가산 블록을 포함한다. 상기 제 1 가산 블록을 포함하는 제 3 가산 블록 상기 제 1 가산기 블록은 1- 캐리 로딩되고 상기 섹션 - 캐리 - 아웃, 그 상위 - 절반 값, 및 상기 하위 절반 값은 7- 비트 1-로드 중간 결과를 형성하고, 7- 비트 상기 제로 - 관련 중간 결과 또는 상기 1- 관련 중간 결과 중 하나를 1- 비트 섹션 - 캐리 아웃, 추가 하이 - 하프 값 및 추가 하하 - 값으로서 상기 섹션 - 상기 제 1 섹션 또는 다른 상기 제 2 섹션으로부터의 캐리 - 아웃 (carry-out) 제 3 항에있어서, 상기 제 2 가산 블록은 상기 제 3 가산 블록으로부터 상기 제 7 가산 블록으로 상기 제로 - 관련 중간 값 또는 상기 하나 관련 중간 값 중 하나를 통과 시키도록 다른 상기 제 2 가산기 블록에 의해 제어되는 다른 상기 제 1 4- 비트 멀티플렉서를 포함하며, 제 3 항에있어서, 상기 제 2 가산 블록은 제 1 가산 블록을 포함하고, 상기 제 1 가산기 블록은 제로 - 캐리 로딩되고 상기 섹션 - 캐리 - 아웃은 상기 상위 - 절반 값이고, 상기 하위 절반 값은 7 비트 제로 로딩 된 중간 결과를 형성한다 .6 진수 가산을 가산하여 2 진 합을 생성하는 캐리 선택 가산기로서, 6 비트 가수를 가산하기위한 제 1 가산 수단을 갖는 제 1 섹션 3 비트 하프 하프 슬라이스 및 3 비트 하프 하프 슬라이스를 갖는 가산 값들로부터의 가산들로부터의 상기 제 1 가산 수단들로부터의 상기 제 2 가산 수단들로부터의 상기 제 2 가산 수단들에 의해 수행되고, out과 3 비트 lower-half v 상기 상위 1/2 슬라이스를 수신 및 추가하고 4 비트 제로 관련 중간 값을 출력하는 제로 캐리 로딩 된 제 2 캐리 로딩 수단을 더 포함하는 것을 특징으로하는 장치. 상기 제로 - 관련 중간 값 또는 상기 하나의 관련된 중간 값 중 하나를 1- 비트 섹션으로서 전달하기위한 4- 비트 1- 관련 중간 값을 출력하는 제 4의 4- 비트 멀티플렉싱 수단을 더 포함하는, 및 상기 가산기 - 캐리 - 아웃에 기초하여 3- 비트 상위 절반 값을 포함하고, 상기 상위 절반 값 및 상기 하위 절반 값은 상기 6 비트 가산 슬라이스에 대응하는 6 비트 총 슬라이스를 형성하는, 제 6 항에있어서, 상기 제 1 가산기 수단은 또한 1- 비트 캐리 - 인 값을 수신하기위한 것 인, 캐리 셀 선택 가산기. 제 6 항에있어서, 상기 6 비트 캐리 - 인 값을 추가하기위한 적어도 하나의 제 2 섹션을 더 포함하며, 상기 제 2 섹션은 7 비트 제로 - 관련 중간 - 결과를 계산하기위한 제 2 가산 수단을 포함한다. 상기 제 1 가산 수단은 1 캐리 로딩이고 상기 섹션 반출, 상기 상위 절반 값 및 상기 하위 절반 값은 7 비트 제 1 가산 수단을 포함하는 제 1 가산 수단을 포함하고, 상기 제로 - 관련 중간 - 결과 또는 상기 하나 - 관련된 중간 결과 중 하나를 1- 비트 섹션 - 캐리 - 아웃, 추가의 더 높은 반값 및 상기 제 1- 제 2 중간 - 결과로서 전달하는 7-로드 된 중간 결과 및 7- 비트 멀티플렉싱 수단을 포함하는, 제 8 항에있어서, 상기 제 2 가산 수단은 다른 하나에 의해 제어되는 상기 제 1의 4- 비트 멀티플렉싱 수단을 더 포함하고, 상기 제 2 가산 수단은 상기 제 1 섹션 또는 다른 제 2 섹션으로부터의 상기 섹션 - 상기 제로 가산 된 중간 값 또는 상기 하나의 관련된 중간 값을 상기 제 3 가산 수단으로부터 상기 7- 비트 멀티플렉싱 수단으로 전달하는 제 2 가산기 수단을 더 포함하는 캐리 선택 아더. 제 8 항에있어서, 상기 제 2 가산 수단은 상기 제 1 첨가제 n은 상기 제 1 가산 수단이 제로 캐리 로딩되고 상기 섹션 반출, 상기 상위 절반 값, 및 상기 하위 절반 값이 7 비트 제로 로딩 중간 결과를 형성하는 것을 의미한다 .11A 바이너리 가산을 생성하기 위해 2 개의 바이너리 가산을 가산하는 선택 프로세스를 수행하는 단계; 3 비트 하위 하프 슬라이스 및 3 비트 하프 하프 슬라이스를 각각 포함하는 가수에서 6 비트 가산 슬라이스를 추가합니다. 1은 상기 하위 절반 슬라이스들을 부가하고 1 비트 가산기 및 3 비트 하위 절반 값을 출력하는 단계를 포함한다. 2는 제로 캐리 로딩 방식으로 상기 상위 절반 슬라이스를 부가하고 4 비트 제로와 관련된 중간 값을 출력한다. 3은 1 캐리 로딩 방식으로 상기 상위 절반 슬라이스를 부가하고 4 비트 1 관련 중간 값 및 4 비트 출력을 출력한다. 4는 상기 제로 - 관련 중간 값 또는 상기 하나의 관련된 중간 값을 상기 가산기 - 캐리 아웃에 기초하여 1- 비트 섹션 - 캐리 아웃 및 3- 비트 하이 - 값으로 멀티플렉싱하고, 상기 더 높은 상기 하프 값은 상기 6 비트 가산 슬라이스들에 대응하는 6 비트 합계 슬라이스를 형성하고, 상기 하위 노드 절반 슬라이스들 및 상기 상위 절반 슬라이스들을 상기 가산 부를 운반하는 각각의 입력 넷들로부터 수신하는 단계를 더 포함하는, 캐리 선택 프로세스. 제 11 항에있어서, 상기 캐리 선택 제 11 항에있어서, 1- 비트 캐리 - 인 값을 수신하고, 상기 1이 상기 1- 비트 캐리 - 인 값에 기초하여 수행되는, 상기 a에 선행하는 단계를 더 포함하는, 캐리 선택 프로세스. 제 11 항의 캐리 선택 프로세스 포함한다. c) 각각이 부가적인 하반부 슬라이스 및 추가의 상위 하프 슬라이스를 각각 포함하는 적어도 하나의 추가 가산 슬라이스 세트를 부가하는 단계. 제 1 항에있어서, 상기 추가 하위 하프 슬라이스 및 상기 추가 상위 하프 슬라이스에 기초하여 추가의 제로 - 관련 중간 결과를 계산하는 단계를 더 포함하는 방법. 상기 추가 하프 - 절반 슬라이스들 및 상기 추가의 더 높은 하프 - 슬라이스들 및에 기초하여 추가 1-로드 된 중간 - 결과를 계산하는 단계; 3은 상기 부가적인 제로 - 관련 중간 결과 또는 상기 추가의 하나의 관련된 중간 결과를 상기 섹션 - 캐리에 기초하여 추가 섹션 - 캐리 아웃, 추가 하이 - 값 및 추가 하하 - 값으로서 다중화하여 전달하는 단계 상기 추가의 상위 절반 값 및 상기 하위 하위 절반 값은 상기 추가 가산 슬라이스들에 대응하는 부가적인 총 슬라이스를 형성하고, 본 발명은 일반적으로 산술 처리 및 계산을 수행하는 전기 컴퓨터에 관한 것으로, 보다 구체적으로는 숫자 자릿수가 동시에 부가되는 컴퓨터에 관한 것이다. 배경 기술 추가는 기본 동작이다 , 종종 컴퓨터 프로세서가 유용한 태스크를 수행 할 수있는 속도를 결정적으로 결정한다. 가산과 같은 논리적 연산을 수행하는 디지털 회로는 멀티 비트 가산기를 구현하기 위해 다수의 상이한 기술을 사용하는 종래 기술에서 이미 잘 알려져 있으며, 이러한 회로에서의 고려는 2 개의 멀티 비트 이진수를 합산 할 때 캐리를 처리하는 방법이다. 간단히 말하면, 임의의 비트 위치에서의 합계는 이전의 임의의 하위 비트 위치로부터의 캐리 또는 동등하게 기술 된 임의의 비트에서의 캐리를 포함해야한다 위치는 모든 하위 비트 입력에 따라 달라집니다. 예를 들어, 일반적인 리플 캐리 기법에서는 비트 위치 합계와 캐리 값 다음 비트는 최하위 비트로 시작하여 최상위 비트로 끝나는 시간에 순차적으로 계산됩니다. 이는 계산 속도가 느려지지만 회로 면적이 작고 전력 소비가 낮아지는 경향이 있습니다. 대조적으로 높은 작동 속도는 예를 들어, WEINBERGER, 고속 프로그래머블 로직 어레이 덧셈기, IBM 저널 연구 및 개발, Vol 23, No 2, pp 163-78 1979에서 볼 수 있듯이 모든 비트 위치를 동시에 병렬로 계산하는 로직 어레이 기반 기술을 사용하여 얻을 수있다. BEDRIJ, Carry-Select Adder, IRE Transaction on Electronic Computers 등의 carry-select 기술과 같은 부분 병렬 처리를 사용하는 몇 가지 기술도 알려져있다. Vol EC-11, pp 340-46, 1962 또한 다양한 기술의 혼합 및 혼합이 있지만 일반적으로 신호 환경에 맞게 조정됩니다. 16 비트, 32 비트, 64 비트 및 128 비트 워드 크기와 같은 8 비트를 포함한다. 컴퓨터 프로세싱에서의 부가의 중요성 및 디지털 회로에 사용되는 종래 기술의 방식에 의해 부과되는 경향이있는 불행한 절충 , 신기술에 대해 신속하고, 유연하며, 효율적이며, 적응 가능한 새로운 가산기를 갖는 것이 바람직하다. 예를 들어, 이러한 새로운 가산기는 제한없이, 오늘날의 공통 가산기와 동등하거나 그 이상인 속도로 동작 할 수 있어야하고, 워드 크기, 예를 들어, 9 비트 또는 18 비트 워드, 다이 면적 및 전력을 아낄 필요가없고, 멀티 프로세서 어레이 및 임베디드 시스템 애플리케이션에서 사용 가능하다. 따라서, 본 발명의 목적은, 간단히, 본 발명의 바람직한 일 실시 예는 이진 합을 생성하기 위해 2 개의 이진 가산을 가산하는 캐리 선택 가산기이다. 덧셈 블록을 형성하는 A 섹션은 6 비트 가산 슬라이스 3 비트 하위 하프 슬라이스 및 3 비트 하프 하프 슬라이스를 각각 포함하는 가산 값으로부터이 섹션 가산 블록은 3 개의 가산기 블록 및 4 비트 멀티플렉서를 포함한다. 제 1 가산기 블록은 하위 하프 슬라이스 1 비트 가산기 및 3 비트 하위 하프 값을 슬라이스하여 출력한다. 제 2 가산기 블록은 제로 캐리 로딩되고, 상위 1/2 슬라이스를 수신 및 가산하여 4 비트 제로 제 3 가산기 블록은 하나의 캐리 로딩되고 상위 1/2 슬라이스를 수신하여 더하여 4 비트 1 관련 중간 값을 출력한다. 멀티플렉서는 제로와 관련된 중간 값 또는 1 개의 관련 중간 값을 가산기의 캐리 아웃에 기초한 1 비트 섹션 캐리 아웃 및 3 비트 하이 이너 값으로 설정함으로써, 상위 절반 값 및 하위 절반 값은 6을 형성한다 6- 비트 가산 슬라이스들에 대응하는 비트 - 비트 합 슬라이스를 생성한다. 본 발명의 이들 및 다른 목적들 및 장점들은 당업자 본 발명을 수행하는 최선의 현재 알려진 모드 및 본원에 기술 된 바람직한 실시 예의 산업적 응용 가능성의 설명과 도면의 도면에 도시 된 관점에서 본 기술 분야에서 통상의 지식을 가진자는 본 발명의 사상을 벗어나지 않는다. 본 발명의 목적 및 이점은 도면의 첨부 된 도면과 함께 다음의 상세한 설명으로부터 명백해질 것이다. 도 1A-B는 캐리 - 선택 CS의 제 1 예시적인 18- 비트 실시 예의 개략적 인 블록도이다 도 1a는 CS 가산기를 상세히 도시하고, 도 1b는 논의에서 사용 된 참조를 갖는 CS 가산기를 도시한다. 도 2는 3- 비트 결합 가산기의 내부 구성을 도시하는 개략도이다. 블록을 도시한다. 도 3a 및도 3b의 CS 가산기의 타이밍도는 입력 변수들 (ar)을 나타내는 디지털 신호들 이후의 스테이지들을 통한 신호 전파를 도시 한 것이다. 도 4는 기초가되는 기술이 상당한 와이어 지연을 갖는 애플리케이션에서 바람직 할 수있는 본 발명의 CS 가산기의 대안적인 실시 예를 도시하는 개략적 인 블록도이다. 본 발명의 바람직한 실시 예는 본 명세서의 다양한 도면들 및 특히도 1의 도면들에 도시 된 바와 같이 캐리 - 선택 CS 가산기이다. 본 발명은 고속 캐리 - 셀렉트 가산기 (CS) 가산기 (10)를 제공한다. 고속 캐리 - 셀렉트 가산기 (CS adder) (10)는 기본적으로 2 게이트 지연을 갖는 고속 가산기 인 3 비트 최소 가산기 블록 성능 및 병렬 캐리 선택을 재귀 적으로 6 비트 스테이지에서 수행 할 수있다. 요약하면, CS 가산기 (10)의 두 개의 18 비트 예시적인 실시 예가 본 명세서의 예로서 제시된다. 둘 다 두 개의 바이너 1 비트 캐리 아웃 (carry-out) 및 2 진 18 비트 합계 워드를 제공하기위한 18 비트 또는 그 이하의 가산 워드 18 비트 수는 3 개의 6 비트 슬라이스로 보여지며, 하프 3 비트 슬라이스 및 하프 하프 3 비트 슬라이스 가산 워드의 각 3 비트 슬라이스에 대해 적어도 하나의 3 비트 가산기 블록이 사용됩니다. 이러한 가산기 블록은 하위 3 비트 슬라이스 비트 0-2 및 중복 된 3 비트 가산기 블록의 배열이 상위 비트 비트 3-17에 대해 사용된다. 이들 실시 예의 제 1 실시 예에서, 11 개의 총 3 비트 가산기 블록이 사용되며, 제 2의 15 비트 총 3 비트 본 발명의 CS 가산기 (10)가 예를 들어 12 비트 또는 24 비트 워드 크기를 다루기위한 다른 워드 크기 실시 예에서도 구현 될 수 있지만, 본 발명자는 현재 조합 3 비트를 사용하는 18 비트 디바이스 가산기 블록 이것은 특히 신호 환경을 위해 설계된 종래 기술 장치의 단점을 극복한다 이는 8- 비트의 배수를 사용하여 수행된다. 이것은 또한 단일 - 칩 멀티 프로세서 어레이에서 사용하기에 특히 적합하다는 것이 입증되었고, 따라서 본 발명의 발명자에 의해 제조 된 장치에서 본 발명의 CS 가산기 (10)의 실시 예가 매우 잘 서비스되도록 허용한다. 본 발명에 따른 CS 가산기 (10)의 제 1의 예시적인 18 비트 실시 예의 블록도. 도 1a는 CS 가산기 (10)를 상세하게 도시하고, 도 1b는 후술하는 참조에서 CS 가산기 (10)를 도시한다. CS 가산기 (10)는 3 개의 입력을 수용하고 2 개의 출력을 제공한다. 입력은 제 1 입력 넷 (12) 상에 제공된 제 1 18 비트 가산 워드, 제 2 입력 넷 (14) 상에 제공된 제 2 18 비트 가산 워드 및 선택적인 1- 비트 캐리 - 인 캐리 인 라인 (16) 상에 출력된다. 출력은 결과 넷 (18) 상에 제공된 18 비트의 합계 워드 및 캐리 아웃 라인 (20) 상에 제공된 1 비트 캐리 아웃을 포함한다. 도 4를 간단히 참조하면, 여기서 서술 된 CS 가산기 (10)는 각각 3 개의 m (27a-d)의 배열을 포함하는 아버 섹션들 (22, 24, 26)을 포함한다. 가산 블록 (27a)은 캐리 - 인 라인 (16)상의 하나 또는 0을 수용 할 수 있다는 것을 의미하는 캐리 - 로딩되지 않는다. CS 가산기 (10)는 캐리 인을 받아 들일 필요가 전혀 없기 때문에, 가산 블록 (27d)의 예는 가산 블록 (27a) 대신에 사용될 수있다. 대조적으로, 도 1a-B의 실시 예에 특정한 가산 블록 (27b) , 즉 최저 차수 가산기 블록에서 제로 캐리 - 인 (zero carry-in) 값을 사용하는 것이 하드 - 와이어드됨을 의미한다. 더욱이, 가산 블록 (27c)은 하나의 캐리 - 인 값을 사용하기 위해 하드 - 도 4의 실시 예에 특정 된 가산 블록 (27d)은 또한 도면을 참조하여 현재 논의 된 상이한 내부 구성 요소를 사용하지만 0 로딩되지만, 섹션 22 및 가산 블록 (27) a는 하나이며 동일하고 섹션 24 (26)는 모두 addit 이러한 방식으로 섹션 (22,24,26) 및 가산 블록 (27a-d)을 보면 본 발명의 CS 가산기 (10)의 재귀 적 측면이 강조된다 이제도 1A-B를 참조하면, 섹션들 (22,24,26)은 11 개의 조합 가산기 블록들, 집합 적으로 가산기 블록들 (28), 개별적으로 가산기 블록들 (28a-k), 5 개의 4 비트 2-to-1 멀티플렉서들 두 개의 18- 라인 입력 네트 (12,14)는 각각 6- 비트 멀티플렉서 (32a-b)를 운반하는 3 개의 서브넷 (36, 38, 40) 따라서, 두 가수들의 비트 0-5가 섹션 22에 전달되고, 두 가수들의 비트 6-11이 섹션 24에 전달되고, 두 가수들의 비트 12-17이 전달된다 도시 된 바와 같이 섹션 (26)에 제공된다. 만약 제공된다면, 캐리 인 라인 (16)상의 1- 비트 캐리 - 인이 또한 섹션 22에서, 서브넷 (36)의 6 라인 부분은 도시 된 바와 같이 2 개의 3- 라인 서브넷 (44, 46)으로 분할한다. 서브넷 (44)은 3 개의 하위 비트, 즉 하위 6 비트의 하위 절반 3 비트 슬라이스 여기에서 가산기 블록 (28a) 에의 가산들 모두의 비트들 0-2 및 서브넷 (46)은 동일한 6 비트 슬라이스의 상위 절반의 3 비트 슬라이스, 여기서는 두 가수들의 가중치들 가산기 블록 (28b) 및 가산기 블록 (28c) 모두 가산된다. 캐리 인 라인 (16) 상에 제공된 1- 비트 캐리 - 인은 가산기 블록 (28a)으로 전달되고 가산기 블록 (28b) 및 가산기 블록 (28c)은 1 또는 2의 하드 와이어드 입력을 갖는다. 마찬가지로, 섹션 24에서, 서브넷 (38)의 6 개 라인 부분은 도시 된 바와 같이 2 개의 3- 라인 서브넷 (48, 50)으로 분할된다. 그리고 섹션 (26)에서 서브넷 (40)의 6 개 라인 부분은 2 개의 3- 라인 서브넷 그러나, 섹션 24 (26)에서 도시 된 바와 같이, 서브 - 라인 서브넷 (52, 54)을 통해 전송되지만, 가산 블록 (28d-k) 모두는 도시 된 바와 같이, 1 또는 0의 하드 와이어드 입력을 갖는다. 각각의 가산기 블록 (28)은 각각의 4- 라인 서브넷 (46)을 개별적으로 서브넷 (56a-k) 각각에 공급한다. 각각의 4- 비트 멀티플렉서 (30a-e)는 각각의 4- 라인 서브넷 (58a - 2 개의 7- 비트 멀티플렉서들 (32a-b)은 각각의 7- 라인 서브넷 (60a-b)을 공급한다. 기능적 관점에서 현재 논의 된이 모든 것을 효과적으로 달성하는 것은 서브넷 (62)에 섹션 (22) 서브넷 (64)은 서브넷 (66)에 공급되고, 이들 서브넷 (62, 64, 66)은 결과 네트 (18)로 결합된다. 서브 노드 (44)의 2 개의 3- 라인 섹션은 비트 0-2의 값으로 3 개의 최하위 비트 (LSB)를 수신하고, 캐리 - 인 라인 (16)은 1- 비트 캐리 - 인 값으로 그것을 공급한다. 그 다음, 4- 라인 서브넷 (56a)에 각 가산 값으로부터의 비트 0-2의 합을 포함하는 4 비트 값을 공급하고, adder-carry-out bit. Next는 가산기 블록 (28b)과 가산기 블록 (28c)을 고려한다. 서브넷 (46) 내의 두 개의 3- 라인 섹션은 w 즉, 가산기 내의 비트 3 내지 비트 5의 값은 실제 캐리 값으로 작업하기보다는 가산기 블록 (28b)이 제로 값을 사용하도록 배선 처리되고, 가산기 블록 (28c)이 하나의 값을 사용하도록 배선 처리 된 이러한 방식으로, 가산기 블록 (28b) 및 가산기 블록 (28c)은 각각의 가수로부터 비트 3-5의 가능한 합계를 포함하는 4 비트 중간 값으로 4 라인 서브넷 (56b) 및 서브넷 (56c) 각각에 각각 공급하는 두 가능성을 병렬로 계산한다. 멀티플렉서 (30a)는 서브넷 (56b) 및 서브넷 (56c)상의 가산기 블록 (28b) 및 가산기 블록 (28c)으로부터 중간 값을 수신하고, 인버터 (34)를 통해 서브넷 (56a)상의 가산기 캐리 아웃 비트에 기초하여 적절한 중간 값 본 실시 예에서의 멀티플렉서들 (30a-e32a-b)은 2 개의 라인 이진 입력을 필요로하도록 선택되고, 따라서, 각 멀티플렉서 (30a-e (32a-b))에서의 인버터 (34)는 1- 비트 캐리 - 인 신호 그러나, 다른 설계가 또한 이용 가능하다. 따라서, 섹션 22는 7 비트 값을 출력하고, 3 개의 하위 비트는 서브넷 (56a)으로부터 나오고 4 개의 상위 비트는 서브넷 (58a)으로부터 나온다 구체적으로, 섹션 22는 상응하는 6 비트 가산 된 슬라이스의 6 비트 합계 슬라이스, 이 경우에는 양 가중치의 비트 0-5 및 1- 비트 섹션 캐리 아웃 값을 출력한다. 6 비트 합계 슬라이스는 서브넷 (62)에 저장되고, 결과 넷 (18)의 최종 결과에서 비트 0-5가되고 1- 비트 섹션 캐리 아웃 값이 섹션 24에 의해 사용된다. 입력 슬라이스를 논의 할 때 사용되는 하반부, 상위 - - 비트 합 슬라이스는 상위 절반 3 비트 슬라이스 및 하위 절반 3 비트 슬라이스를 포함하는 것으로 볼 수있다. 나머지 가산 블록들 (28d-k)은 가산 블록들 (28b-c) 가산기 블록들 (28d~e)은 비트 6~8을 처리하고, 가산기 블록들 (28f~g)은 비트 9~11을 처리하고, 가산기 블록들 (28h~12i)은 비트들 12~14를 처리하고, 가산기 블록들 가산기 블록 (28d-e)은 각 가산 값으로부터 비트 (6-8)의 가능한 합계를 계산하고, 멀티플렉서 (32a)는 서브 - 네트워크 (64) 상에 적절한 부 결과를 전달한다 섹션 (22)으로부터의 1 비트 섹션 캐리 아웃 값에 기초하여, 가산 블록 (28f-g)은 각 가산 값으로부터 비트 (9-11)의 가능한 합계를 계산하고, 이들 중간 값을 멀티플렉서 (30b-c) 서브넷 (56d-e)상의 각각의 가산기 - 캐리 아웃 비트에 기초하여, 섹션 22로부터의 1- 비트 섹션 - 캐리 아웃 값에 여전히 기초하여 멀티플렉서 (32a)에 의해 올바른 하나가 통과되는 하나의 가능성을 통과시킨다. 24는 또한 7 비트 값을 출력하는데, 하나는 가산 부 합산 비트 6 - 11과 1- 비트 캐리 아웃 값의 6 비트 합계 슬라이스입니다. 6 비트 합계 슬라이스는 서브넷 64로 이동하여 비트 6이됩니다 - 결과 넷 (18)의 궁극적 인 결과에서 11이고, 1- 비트 섹션 - 캐리 아웃 값은 섹션 (26)에 의해 사용된다. 다시, 이 6 비트 합계 슬라이스 c 또한 더 높은 절반의 3 비트 슬라이스와 더 낮은 절반의 3 비트 슬라이스를 포함하는 것으로 간주 될 수 있습니다. 동일한 기술은 26 비트에서 6 비트 총 슬라이스 인 7 비트 값을 계산하기 위해서만 사용됩니다 두 가중치의 비트 12-17 및 1- 비트 섹션 캐리 아웃 값 6 비트 합계 슬라이스는 서브넷 66으로 이동하고 결과 넷 18의 최종 결과에서 비트 12-17이되고 1- 비트 섹션 캐리 - 아웃 (out) 값이 캐리 아웃 라인 (20)에 출력된다. 다시, 이 6 비트 합계 슬라이스는 상위 절반 3 비트 슬라이스 및 하위 절반 3 비트 슬라이스를 포함하는 것으로 볼 수있다. 도 2는 개략도 가산기 블록 (28)의 주요 구성 요소는 7 라인 입력 네트워크 (68), 인버터 어레이 (70), 14 라인 입력 네트워크 (71) 및 게이트들의 AND 평면 (72) 게이트 74의 평면 74 기본적으로 기본적인 게이트는 4 개의 입력을 가질 수 있으므로 더 많은 입력을 갖는 NAND 게이트는 NAN에 연결된 여러 개의 4 입력 AND 게이트로 구성됩니다 입력 그물 (68)은 2 개의 가산 워드의 대응하는 특정 3 비트 슬라이스 및 캐리 인 비트를 수신하는 2 개의 3- 라인 서브넷 및 하나의 캐리 인 라인 (carry-in line)을 모두 포함한다. 캐리 인 비트는 hard wired to either 0 or 1, as described hereinabove and in the case of adder block 28 a it will be the 1-bit carry-in provided on carry-in line 16 The inverter array 70 has seven inverters that connect to input net 68 and provide inverted values on seven inverter output lines These inverter output lines are combined with input net 68 to form a fourteen-line complemented input net 71 which feeds seven un-inverted and seven inverted input bits and carry-in values to the AND plane 72.The AND plane 72 includes several constructions of 2-, 3-, 4-, and 5-input NAND gates, specifically including a NAND array 76 that is four 3-input NAND gates a NAND array 78 that is twelve 4-input NAND gates a NAND array 80 of twenty-four 5-input NAND gates a NAND array 82 of four 4-input NAND gates a NAND array 84 of twelve 4-input NAND gates a NAND array 86 of two 3-input NAND gates and one 2-input NAND gate 88.The OR plane 74 also includes several constructions of multi-input NAND gates, specifically including a 4-input NAND gate 90 a 12-input NAND gate 92 a 28-input NAND gate 94 and a 15-input NAND gate 96.On the input side of the AND plane 72 the 252 inputs to the NAND gates are connected to particular lines of the input net 71 as needed according to known Boolean equations for bit sums and look-ahead carry values This provides 59 outputs, which are grouped by the sum bit being computed, to the OR plane 74.Accordingly, the 4-line output net of NAND array 76 connects to the 4-input NAND gate 90 to compute the bit - 0 sum the 12-line output net of NAND array 78 connects to the 12-input NAND gate 92 to compute the bit - 1 sum the 24-line output net of NAND array 80 and the 4-line output net of NAND array 82 connect to the 28-input NAND gate 94 to compute the bit - 2 sum and the 1-line, 2-line, and 12-line outputs of NAND arrays 88 80 82 respectively, connect to the 15-input NAND gate 96 to compute the carry out The four output lines of the OR plane 74 then join to form the 4-line output subnet 56 of the 3-bit combinatorial adder block 28.FIG 3 is a timing diagram of a CS adder 10 showing signal propagation through the stages after digital signals representing input variables are presented at the input nets 12 14 and the carry-in line 16 The topmost trace in the diagram shows a signal level transition at time 100 zero time , and the timing and the signal levels at various points in the CS adder 10 are shown by the other graph traces. The signal transition at the outputs of the 3-bit combinatorial adder blocks 28 a - k at subnets 56 a - k are shown in the next graph trace, labeled 3-bits This is time 102 at 2 5 time units, and it reflects the computation delay time of a 3-bit combinatorial adder block 28.The next lower trace, labeled 6-bits, shows the signal tra nsition of the 4-line subnets 58 a - e below the 4-bit multiplexers 30 a - e This is time 104 at three time units The difference between time 102 and time 104 thus represents the time delay introduced by a 4-bit multiplexer, for example multiplexer 30 a. The further lower trace, labeled 12-bits, shows the signal transition of the 7-line subnet 60 a below the first 7-bit multiplexer 32 a This is time 106 at four time units The difference between time 104 and time 106 thus represents the time delay of multiplexer 32 a. It should be noted that the carry-out to bit - 12 becomes available at time 106 not earlier, and accordingly the high-order 6-bits of the 18-bit sum require another 7-bit multiplexer delay The bottom trace, labeled 18-bits, therefore shows the signal transition at subnet 60 b of multiplexer 32 b This is time 108 at 5 time units. It should be understood that the different components of the CS adder 10 comprising the adder blocks 28 multiplexers 30 32 and inverters 34 are themse lves composed of basic gates and circuit elements as known in the art, and can have characteristic delay times according to their types The times shown in FIG 3 are therefore approximate, and are chiefly shown for the purpose of clarifying the operation of the 18-bit CS adder 10.FIG 4 is a schematic block diagram depicting an alternate embodiment of the inventive CS adder 10 that may be preferred in applications where the underlying technology has significant wire delay To reduce wire delay owing to shared input connections between 4-bit multiplexers in sections 24 26 this approach employs more adder blocks 28 to permit closer connection from the adder blocks to the 4-bit multiplexers 30 b and 30 d All other aspects of the construction and operation of the CS adder 10 however, can remain substantially the same as described above. Summarizing, the inventive CS adder 10 handles a carry-in and provides a carry-out and is suitable for various word lengths particularly including eighteen bit words Extremely high speed is achieved using the approach of multiplexing between two possible carry results computed in the MSB adder blocks simultaneously, and then selected by a carry computation from the LSB adder block Adder sections are made recursively of smaller adder blocks Unlike the conventional approach, however, where smallest blocks are brought down to the 1-bit level, the inventive CS adder 10 employs a 3-bit smallest adder block in a novel and particularly efficient manner that provides extremely high speed basically two gate delays for the computation of the 3-bit results and carries-out, simultaneously in parallel. Of course, in alternate embodiments of the inventive CS adder 10 other types of 3-bit adders can be employed in place of the 3-bit combinatorial adder blocks 28 described above In particular, 3-bit ripple carry adders can be used, without otherwise altering the structure It will also be apparent to those skilled in the art that, with appropriate modificatio ns, other known multiplexer types may alternatively be used in other embodiments of the CS adder 10.While various embodiments have been described above, it should be understood that they have been presented by way of example only, and that the breadth and scope of the invention should not be limited by any of the above described exemplary embodiments, but should instead be defined only in accordance with the following claims and their equivalents. Carry in carry out binary options. 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Proc Natl Acad Sci USA 102 27602765, Binary options lab york Cedar finance binary options video Bacteria Bacterial binary options odds patriots Bacteriophage and bacteriophage typing, 15556, 2582 bacteriophage lambda, 1340 Berg, Paul, 16062 lysogeny, 1356357 lytic replication, 2583 phage genetics, 2433434 phage therapy, 2434 Phi X 174, 2516 T phage, 2477 binary options signals of love, 2549 See also Phage genetics Phage therapy Bacteriophage lambda, 1340, 2433, 2577 Bacteriorhodopsin, 2437 Bacteroides fragilis, 116 Bacteroides succinogenes, 1100 Baer, Cedar finance binary options video Ernst von, 2646 Bailey, W 1984 Nucleotide sequence of a cloned duck hepatitis B virus genome comparison cedar finance binary options video woodchuck and human ceedar B virus An elevated amount of antibodies indicates that a humoral immune reaction is occurring 1969 Meningitis due to Haemophilus influenzae long-term sequelae Carry in carry out binary options Sub-Saharan Africa The Challenge Of Integration Into The Global Trading System Incubate at room temperature under continuous vibration for at least 5 min see Note Fiannce, 2 Binary options works platesvibrator Two types of heterozygotes of the test organism are prepared Carry in carry out binary options Although it has a finite decimal representation, in binary it has an infinite repeating representation be a carry-out is if xp - k - 1 - 1, but then. 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A carry-lookahead carry-select binary adder includes a pluralit y of Manchester carry-lookahead cells arranged by length in monotonically increasing order at a first level and a carry-lookahead cell s at a second level connected to the first level cells The cells generate corresponding groups of carry-propagate and carry-generate bits for respective portions of a first and a second binary operand to be summed From each of the groups, a carry signal is derived for selecting the outputs of one of two parallel binary ripple adders Based on the selection, the correct sum bits for respective portions of the first and a second binary operands are output By arranging the first level cells in monotonically increasing order, the summation can occur quickly and each of the portions can be summed in a relatively uniform amount of time In particular, the critical path delays associated with the summation of each of the portions are kept relatively uniform, based on a sum of the square of the length delay approximation In the preferred embodiment, each of the b inary ripple adders are replaced by a smaller-scale version of the hybrid adder itself The hybrid adder can also be configured to add two 56-bit operands, which is ample for performing summation of the 52-bit mantissas of IEEE Standard-754 double-precision floating-point numbers At this level of integration, a plurality of groups of Manchester carry-lookahead cells are implemented at the first level, and each group is arranged in monotonically increasing order. 29.That which is claimed is.1 An adder for performing binary summation of a first binary operand and a second binary operand, said operands formed by a plurality of consecutively ordered bit groups, extending from a least significant bit group to a most significant bit group and including a first bit group and a more significant second bit group, said bit groups containing a plurality of consecutively ordered bits therein, extending from a least significant bit to a most significant bit, comprising. a first and a second binary adder for performing binary summation of the second bit group of said first binary operand and the second bit group of said second binary operand, wherein said first binary adder performs the summation assuming a binary carry into the least significant bits of said corresponding second bit groups, and wherein said second binary adder performs the summation assuming the absence of a binary carry into the least significant bits of said corresponding second bit group s. a first plurality of carry-lookahead cells at a first level, at least two of which are of different length, said first plurality of carry-lookahead cells each having inputs and arranged in monotonically increasing order by length, from a least significant carry-lookahead cell to a most significant carry-lookahead cell which has a length greater than the length of the least significant carry-lookahead cell, irrespective of the actual length of the least significant carry-lookahead cell of said first plurality of carry-lookahead cells and. a first carry-lookahead cell at a second level and having inputs connected to the outputs of said first plurality of carry-lookahead cells and having an output for selecting one of said first and said second binary adders, based on an actual binary carry into the least significant bits of said corresponding second bit groups. wherein the inputs of said first plurality of carry-lookahead cells receive a first group of carry-propagate bits and a correspo nding first group of carry-generate bits. wherein said first group of carry-propagate bits and said corresponding first group of carry-generate bits are derived from the first bit groups of said first and second binary operands using predetermined propagate and generate logic functions, respectively, and include consecutively ordered and non-overlapping subgroups of bits, extending from a least significant bit subgroup to a most significant bit subgroup having a greater number of bits therein than the least significant bit subgroup. wherein the inputs of the least significant carry-lookahead cell of said first plurality of carry-lookahead cells receive the least significant bit subgroups of said first group of carry-propagate bits and said corresponding first group of carry-generate bits. wherein the inputs of the most significant carry-lookahead cell of said first plurality of carry-lookahead cells receive the most significant bit subgroups of said first group of carry-propagate bits and said corresponding first group of carry-generate bits and. wherein each of said first plurality of carry-lookahead cells has only one output connected to an input of said first carry-lookahead cell at a second level.2 The adder of claim 1, wherein said first plurality of carry-lookahead cells comprises Manchester carry-chains. FILED OF THE INVENTION. The present invention relates to integrated circuits, and more particularly to integrated circuits for performing arithmetic operations. BACKGROUND OF THE INVENTION. Binary summation i e addition is one of the most important arithmetic operations performed by general-purpose and application specific processor systems e g digital signal processors This is because arithmetic summing operations are essential not only for addition, but also for subtraction, multiplication and division since these operations typically include repetitive summation steps Accordingly, the speed of microprocessors and other general-purpose arithmetic processors are hea vily dependent on the speed of the adder circuits contained therein. Early microprocessor systems made use of classical adder designs, such as the ripple adder of FIG 1, which is a reproduction of FIG 2 2 from the textbook by J Cavanagh, entitled Digital Computer Arithmetic, McGraw Hill, Inc 1984 , the disclosure of which is hereby incorporated herein by reference Ripple adders are simple in design, require little electrical power and are easy to implement using conventional hardware, however, they are typically slow in their operation This is because ripple adders have relatively long propagation paths extending from the least significant bit to the most significant bit position of the adder Thus, a carry signal C is propagated in a time proportional to the size of the adder and hence, the size of the binary operands being summed As will be understood by those skilled in the art, the sum S of two binary operands B1 and B2 of length N can be obtained using the following well known relat ionships. where, C 0 0 i 0,1,2,3 N P i B1 i B2 i is the XOR function and is the OR function Accordingly, if the propagation delay for each full-adder cell i is the amount of time required to add two N-bit operands using a ripple adder is approximately N. Many attempts have been made to increase the speed of arithmetic operations performed by general-purpose processors, based on a strategy of reducing the delay associated with carry propagation One such attempt, commonly referred to as carry-lookahead , is based on the principle that the carry-in signals for one or more higher-order adder stages can be generated directly from the inputs to the preceding lower-order stages without waiting for the carry-in signals to ripple through those stages Adders designed using this technique are commonly referred to as carry-lookahead adders CLA An exemplary CLA, including circuitry for generating group-propagate and group-generate signals, is shown in FIG 2 FIG 2 is a reproduction of FIG 2 5 from t he aforementioned Cavanagh textbook. As shown in FIG 2, a conventional CLA looks at corresponding bit groups of two binary operands and generates a carry-out signal to the next higher order bit groups while the addition of the corresponding bit groups is performed to derive a sum Thus, the generation of the carry-out signal occurs in parallel i e simultaneously with the generation of the sum bits The lookahead circuitry reduces the need for rippling through every bit position and can reduce processing time to a value substantially below N There is, however, an area penalty caused by the additional lookahead circuitry As will be understood by those skilled in the art, group propagate, group generate and the carry-out signal for a four-bit group can be provided by circuitry which performs the following logic functions. where C in is the carry-in to the four-bit group. Another known adder design for increasing the speed of binary summation is shown in FIG 3, which is a reproduction of FIG 2 10 from the aforementioned Cavanagh textbook This adder includes pairs of group adder stages, as shown One of each pair performs summation operations assuming a carry bit from the preceding stage and the other performs summation operations assuming the absence of a carry bit from the preceding stage Group propagate and group generate signals, not shown, are also generated to derive the group carry bits GC 0 GC 1 GC 2 GC 3 as shown The adder of FIG 3 is commonly referred to by the acronym CSLA, because it combines features of conventional carry-select and carry-lookahead adders. The carry-lookahead adder of FIG 4 is disclosed in U S Pat No 4,737,926, entitled Optimally Partitioned Regenerative Carry Lookahead Adder, to Vo et al FIG 4 is a reproduction of FIG 5 from the Vo et al patent, which is hereby incorporated herein by reference FIG 4 shows a 32-bit full adder 60 arranged in a cascaded ripple fashion with bit-0 adder 50 being the least significant bit LSB adder and bit-31 adder 65 b eing the most significant bit MSB adder Each bit adder 61 includes a circuit for generating propagate and generate signals not shown to its respective lookahead carry generation block 67 Each lookahead block 67 is arranged in a cascaded fashion so as to accept a carry-in from the previous block and generate a carry-out to the next subsequent block. The bit adders 61 are arranged in irregular groupings to reduce the time associated with the propagation of the carry from the LSB adder to the MSB adder The grouping sequence is arranged by length from bit-31 to bit-0 as , with the smallest bit groupings being at the least significant and most significant bit positions However, because of the cascaded arrangement, the propagation of the carry must still proceed serially through the blocks As will be understood by those skilled in the art, the worst case propagation path extends from the second bit position reference 53 to the last bit position reference 54 The path includes bit stage 1, look ahead blocks 2 through 7 and bit stages 29 and 30 Accordingly, the adder of FIG 4 has a worst case delay of T 2B 6L 1B, where B is the bit stage delay and L is the lookahead block delay The speed of the Vo et al 32-bit adder is therefore limited by the serial propagation of the carry through the 6 intermediate blocks. Other attempts to design fast adders include the carry-skip adder disclosed in an article by A Guyot, B Hochet and J Muller, entitled A Way to Build Efficient Carry-Skip Adders, IEEE Transactions on Computers, Vol C-36, No 10, October 1987 These adders comprise simple ripple adders with a plurality of speed-up carry chains skip chains The skip chains provide the feature whereby a carry into a block of full-adder cells can be bypassed to the next high order block if all the bits to be added in the block are different i e if p i 1 for all the cells in the block. Finally, FIGS 5A and 5B illustrate a 56-bit adder used in the Advanced Micro Devices Am29050 microprocessor The add er is described as a redundant cell carry-lookahead adder and is disclosed in an article by T Lynch and E Swartzlander, Jr entitled A Spanning Tree Carry Lookahead Adder, IEEE Transactions on Computers, Vol 41, No 8, August 1992 The adder uses a tree of 4-bit Manchester carry-chains Mcc , having intermediate outputs, to generate carry signals into bit positions 8,16,24,32,40,48 and 56 FIG 6 schematically illustrates a 4-bit Mcc having intermediate outputs p 1 0 g 1 0 and p 2 0 g 2 0.The adder also comprises pairs of 8-bit ripple adders for performing summation of 8-bit groups of the 56-bit binary operands to be summed To achieve the carry-in signals at 8-bit intervals, the adder uses overlapping groups of carry-propagate and carry-generate signals, generated at the second and third tree levels, hence the term redundant These overlapping groups are generated at the intermediate outputs of the carry-chains As will be understood by those skilled in the art, the use of carry-chains having intermediate outputs causes additional delay to the generation of the carry-in signals by providing additional loading to the higher level chains in the tree Moreover, by using carry-chains of uniformly 4-bit length, the critical paths associated with the summation of each of the 8-bit groups of the 56-bit operands are of relatively nonuniform length Thus, the sum bits for each of the consecutive 8-bit groups are not generated in the same amount of time. Accordingly, notwithstanding the above-mentioned adder designs, there continues to be a need for fast binary adders, which are scalable and which have uniform carry-propagation delay times for performing carry-select and for generating groups of sum bits. SUMMARY OF THE INVENTION. It is therefore an object of the present invention to provide an adder for performing summation of binary operands at a high rate of speed. It is another object of the present invention to provide an adder which can be scaled to perform summation of binary operan ds of varying length. It is a further object of the present invention to provide an adder wherein the critical path delays associated with the summation of respective portions of the binary operands to be added are of relatively uniform duration. It is still a further object of the present invention to provide a binary adder which can be highly integrated on a semiconductor substrate. These and other objects of the invention are provided by an adder which comprises a plurality of carry-lookahead cells of varying length at a first level and a carry-lookahead cell s at a second level, which is electrically connected to the outputs of the first level cells The first level cells are also arranged in monotonically increasing order, by length The second level cell s has an output for selecting one of a first or a second binary adder The selection is based on the carry-propagate and carry-generate outputs generated by first level carry-lookahead cells The first and second binary adders simultane ously perform binary summation of corresponding portions of the first and second binary operands The first binary adder performs the summation assuming the presence of a binary carry into the least significant bits of the first and second binary operand portions and the second binary adder performs the summation assuming the absence of a binary carry into the least significant bits of the first and second binary operand portions The first and second binary adders are typically binary ripple adders of conventional design The adder of the present invention can be classified as a hybrid because it incorporates, among other things, i a carry-lookahead feature using first and second level carry-lookahead cells, and ii a carry-select feature, using the first and second binary adders. However, in the preferred embodiment, the adder also incorporates a recursive feature for increasing the speed of summation In this embodiment, each of the first and second binary ripple adders are replaced by an adder which includes the carry-lookahead and carry-select features of the invention, but on a smaller scale Thus, in the recursive embodiment, each of the first and second binary adders comprises a plurality of carry-lookahead cells of varying length at a first binary adder level and a carry-lookahead cell at a second binary adder level, which is electrically connected to the outputs of the first binary adder level cells Accordingly, the outputs of the second binary adder level cell depend on the carry-propagate and carry-generate outputs from the first binary adder level cells. The first and second binary adders also comprise a plurality of pairs of smaller ripple adders connected e g indirectly via a multiplexer to the outputs of the second binary adder level cell Each of these pairs of ripple adders generates sum bits corresponding to the summation of respective sub-portions of the first and second binary operands One of each pair of the smaller ripple adders assumes the presence of a binary carry input binary 1 and the corresponding other assumes the absence of a binary carry input binary 0 , as described above with respect to the non-recursive embodiment Accordingly, to perform the carry-select function, the cell at the second binary adder level generates a plurality of outputs to select those ripple adders which made the correct assumption. For sake of clarity, it is helpful to conceptualize the first and second binary operands as being formed of a plurality of corresponding consecutively ordered bit groups first, second nth The bit groups for each operand extend from a least significant bit group LSBG to a most significant bit group MSBG Similarly, each bit group contains a plurality of consecutively ordered bits, extending from a least significant bit LSB to a most significant bit MSB In addition, groups of carry-propagate bits p 0 p 1 p 2 p n and carry-generate bits g 0,g 1,g 2 g n can be generated from each of the corresponding pairs of operand bit groups using known relationships Moreover, each of the carry-propagate carry-generate bit groups can be partitioned into corresponding subgroups 0,g 0 p 1,g 1 p 2,g 2 p 3,g 3 p 4,g 4 p 5,g 4 p 6,g 6 p 7,g 7 p 8 g 8 p n, g n It is at the subgroup level that the first plurality of carry-lookahead cells are arranged in monotonically increasing order, by length. In particular, the adder of the present invention comprises a first and a second binary adder for performing binary summation of a second bit group of the first binary operand and a corresponding second bit group of the second binary operand, simultaneously However, the first binary adder performs the summation assuming a binary carry into the least significant bits of the corresponding second bit groups and the second binary adder performs the summation assuming the absence of a binary carry into the least significant bits Accordingly, each of the first and second binary adders generates a different set of sum bits As will be understood by those skilled in the art, only one of the sets of sum bits will represent the correct summation, and it is the task of the rest of the adder to select the sum bits from the binary adder which assumed the proper carry input. This task of selecting the appropriate binary adder is performed by the carry-lookahead section of the adder This section comprises a first plurality of carry-lookahead cells, at least two of which are of different length The first plurality of carry-lookahead cells are arranged in monotonically increasing order by length for each of the corresponding bit groups, from a least significant carry-lookahead cell to a most significant carry-lookahead cell By using carry-lookahead cells of monotonically increasing length, the critical path delays associated with the summation of each of the corresponding bit groups and subgroups can be kept relatively uniform In other words, carry-lookahead cells of monotonically increasing length are used so that each of the groups of the first and second binary operands can be added quickly and in approximately the same amount of time The outputs of the first plurality of carry-lookahead cells at the first level are connected to a first carry-lookahead cell at a second level. Based on the carry-generate and carry-propagate outputs of the first plurality of carry-lookahead cells, the second level carry-lookahead cell selects either the first or the second binary adder, depending on which generated the correct sum bits As will be understood by those skilled in the art, the invention may also comprise a plurality of second level cells and one or more third level cells, etc if the summation of operands having a relatively large number of bits is desired For example, the invention can perform the summation of 56-bit operands using eleven 11 first level cells, three 3 second level cells and two 2 third level cells The cells preferably comprise Manchester carry-chains A 56-bit adder according to the present inve ntion is ample for performing summation of the 52-bit mantissas of IEEE Standard-754 double-precision floating-point numbers. Accordingly, a hybrid adder incorporating both carry-lookahead features and carry-select features is provided for performing fast summation of binary operands using carry-lookahead cells which are arranged, by length, in monotonically increasing order as a function of the significance i e LSB MSB of the corresponding carry-propagate carry-generate bit subgroups The length of the carry-lookahead cells are arranged in monotonically increasing order at each level, in order to obtain critical path delays of relatively uniform duration Calculation of the critical path delays associated with the summation of respective portions of the operands is based on a length 2 approximation In particular, the delay corresponding to each path through the multiple levels of carry-lookahead cells is approximated by calculating the sum of the squares of the lengths of each cell in a respective path, as described more fully hereinbelow This insures that each group of sum bits can be generated quickly and in approximately the same amount of time The invention also incorporates a recursive feature for increasing the speed of summation even further. BRIEF DESCRIPTION OF THE DRAWINGS. FIG 1 schematically illustrates a prior art ripple adder which includes full-adder elements. FIG 2 schematically illustrates a prior art carry-lookahead adder. FIG 3 schematically illustrates a 16-bit prior art carry-select adder. FIG 4 schematically illustrates a prior art carry-lookahead adder, according to FIG 5 of U S Pat No 4,737,926 to Vo et al. FIGS 5A-B schematically illustrate a prior art redundant cell carry-lookahead adder. FIG 6 schematically illustrates a prior art 4-bit Manchester carry-chain, having intermediate outputs. FIG 7 schematically illustrates a carry-lockhead carry-selected hybrid adder according to one embodiment of the present invention. FIG 8 schematically illustrates a carry-locked carry-selected hybrid adder according to a preferred embodiment of the present invention. FIG 9 schematically illustrates a 4-bit Manchester carry-chain having a single pair of carry-generate carry-propagate outputs, according to the present invention. DESCRIPTION OF PREFERRED EMBODIMENTS. The present invention will now be described more fully hereinafter with reference to the accompanying drawings, in which preferred embodiments of the invention are shown This invention may, however, be embodied in different forms depending on the particular configuration or layout of the adder and should not be limited to the embodiments set forth herein Rather, these embodiments are provided so that this disclosure will be thorough and complete, and will fully convey the scope of the invention to those skilled in the art Like numbers refer to like elements throughout. Referring now to FIG 7, an adder for performing binary summation of a first 56-bit binary operand Augend B1 55 0 and a seco nd 56-bit binary operand Addend B2 55 0 , according to the present invention, will be described The 56-bit adder 10 comprises a pair of 15-bit ripple adders 12A, 12B for performing binary summation of a second bit group of the first binary operand B1 23 9 and a corresponding second bit group of the second binary operand B2 23 9 The first 15-bit ripple adder 12a performs the summation assuming a binary carry i e binary 1 into the least significant bits of the corresponding second bit groups B1 23 9 B2 23 9 and the second 15-bit ripple adder 12b performs the summation assuming the absence of a binary carry i e binary 0 into the least significant bits. The adder 10 further comprises a first, second and third plurality of carry-lookahead cells 14A-C at a first level and a plurality of carry-lookahead cells 16A-C and 18A-B at a second and third level, respectively The cells preferably comprise Manchester carry chains, as shown in FIGS 9 and 10, described hereinbelow The first plurality of ca rry-lookahead cells 14a at the first level are arranged by length in monotonically increasing order from a least significant carry-lookahead cell 20 to a most significant carry-lookahead cell 24 As is well known to those having skill in the art, a monotonically increasing sequence is a sequence of successive terms a i a i 1 a n where a i a i 1 a n. As shown, the lengths of cells 20, 22 and 24 are 3, 3, and 4, which means that cell 22 receives three pairs of carry-propagate carry-generate bits, derived from B1 4 2 B2 4 2 and cell 24 receives four pairs derived from B1 8 5 B2 8 5 Similarly, the second and third plurality of cells 14B and 14C are also arranged in monotonically increasing order, by length, as shown The lengths of the cells are chosen so that the critical path delays associated with the summation of each of the groups and subgroups of B1 55 0 and B2 55 0 are relatively uniform As will be understood by those skilled in the art, the carry-generate signal delay through the Manc hester carry-chains of the present invention is quadratically proportional to the cell s length i e length 2 A thorough description of the quadratic carry-generate delay can be found in an article by P Chan and M Schlag, entitled Analysis and Design of CMOS Manchester Adders with Variable Carry-Skip, IEEE Transactions on Computers, Vol 39, No 8, August 1990 , the disclosure of which is hereby incorporated herein by reference Accordingly, the delay corresponding to each path through the multiple levels of Manchester carry-chains can be approximated as being proportional to the sum of the squares of the lengths of each cell in a respective path For example, the delay associated with one of the longest paths from the input at bit position 9 to the output of cell 18B is approximately equal to 29 3 2 4 2 2 2 Similarly, the delays associated with the paths from input positions C 0 5, 15, 27 and 35 to the output of cell 18B are relatively uniform and are 27 3 2 3 2 3 2 , 26 4 2 1 2 3 2 , 24 4 2 2 2 2 2 , 26 4 2 3 2 1 2 and 27 5 2 1 2 1 2 , respectively. A carry-lookahead cell 16A is also provided at the second level and is connected to each of the pairs of carry-propagate carry-generate outputs of the first plurality of cells 14A The cell 16A selects either the first ripple adder 12A or the second ripple adder 12B, based on the actual binary carry into the least significant bits B1 9 B2 9 of the corresponding second bit groups B1 23 9 B2 23 9 Cell 16A produces a pair of bits p 8 0 g 8 0 at output line 17 The actual binary carry C 9 equals g 8 0 A multiplexer 13 MUX is provided for transferring the sum bits S 23 9 generated by the selected adder to the output The sum bits S 23 9 represent the binary summation of the corresponding second bit groups B1 23 9 B2 23 9 , including the actual binary carry out of the ninth bits B1 8 B2 8 But, because of the carry-lookahead feature, the summation of bit groups B1 8 0 B2 8 0 , B1 23 9 B2 23 9 , B1 39 41 B2 39 24 and B1 55 40 B2 55 40 , as shown, occurs in parallel Thus, sum bits S 23 9 are processed before summation by the 9-bit ripple adder 19 is complete Likewise, sum bits S 39 24 and S 55 40 are processed before summation by the 15-bit adders 12A-B and 16-bit adders 26A-B is complete Moreover, by arranging the carry-lookahead cells in monotonically increasing order, by length, sum bits S 55 40 S 39 24 S2 23 9 and S 8 0 can be processed quickly and in approximately the same amount of time. As will be understood by those skilled in the art, each of the inputs to the first level cells 14A-C are two-bits wide and include the carry-propagate and carry-generate bits from the set 0 g 0 , p 1 g 1 p 39 g 39 These propagate and generate bit pairs are generated by conventional circuits, not shown, which perform the following logic functions. Referring still to FIG 7, the adder 10 further comprises a second pair of binary adders 26A and 26B These adders perform binary summation of a third bit group of the first binary operand B1 39 24 and a corresponding third bit group of the second binary operand B2 39 24 Adder 26A assumes the presence of a binary carry and adder 26B assumes the absence of a binary carry, as shown Carry-lookahead cells 16A and 16B which produce outputs p 8 0 g 8 0 and p 23 9 g 23 9 collectively select binary adder 26A or 26B, based on the actual binary carry C 24 into the least significant bits of the corresponding third bit groups B 39 24 B2 39 24 Cell 18A is provided for generating C 24 i e g 23 0 from the inputs p 8 0 g 8 0 and p 23 9 g 23 9 Inverting buffers 28 and 29 are also provided for driving multiplexer 27 The size of each these cascaded inverting buffers is preferably dictated by the designs considerations set forth in a textbook by C Mead and L Conway, entitled Introduction to VLSI Systems, Addison-Wesley 1980 , the disclosure of which is hereby incorporated herein by reference. Similarly, a third pair of binary adders 30A and 30B are also provided for performing binary summat ion of a fourth bit group of the first binary operand B1 55 40 and a corresponding fourth bit group of the second binary operand B2 55 40 Carry-lookahead cells 16A-16C, which produce outputs p 8 0 g 8 0 , P 23 9 g 29 3 and p 39 24 g 39 24 , collectively select binary adder 30A or 30B, based on the actual binary carry C 40 into the least significant bits of the corresponding fourth bit groups B1 55 40 B2 55 40 Cell 18B is provided for generating C 40 i e g 39 0.Referring now to FIG 8, the preferred recursive embodiment of the present invention will be described In the recursive embodiment, one or more of the binary adders 19, 12A-B, 26A-B and 30A-B may be configured as shown in FIG 8 However, for purposes of explanation, the adder 26 of FIG 8 is configured to replace the 16-bit binary adder 26A of FIG 7 Accordingly, adder 26 receives carry-propagate carry-generate bits from the set p 36 24 g 36 24 and generates sum bits S 39 24 In particular, adder 26 comprises a plurality of carry-look ahead cells 32 at a first binary adder level At least two of the cells 32 are of different length A carry-lookahead cell 34 at a second binary adder level is also provided Cells 32 preferably comprise Manchester carry-chains having a single carry-propagate and carry-generate output signal line as schematically illustrated by FIG 9 However, cell 34 preferably comprises a Manchester carry-chain having intermediate outputs 36 Cell 34 is schematically illustrated by FIG 6.The cell 26 further comprises ripple adder 38A and a plurality of pairs of ripple adders 38B-D Adder 38A performs the summation of operand bits B1 28 24 B2 28 24 and adders 38B-D respectively perform the summation of operand bits B1 39 29 B2 32 29 , B1 33 36 B2 33 36 and B1 39 37 B2 39 37 The recursive embodiment is preferred because the adder 26 of FIG 8 can perform a 16-bit summation using ripple adders of approximately 4-bit length, operating in parallel, instead of a single 16-bit ripple adder operating in series, whi ch requires more time However, the area penalty is higher for the recursive embodiment, because of the additional logic which is required to perform the carry-lookahead and carry-select features. Referring now to FIG 9, a 4-bit Manchester carry-chain 40 for generating group-propagate group-generate signals for 4-bit groups p 0,g 0 , p 1 g 1 p 2 g 2 , P 3,g 3 will be described The chain 40 does not include intermediate outputs, but produces a single pair of group propagate generate signals p 3 0 g 8 0 As will be understood by those skilled in the art, the chain 40 performs the following logic functions. Accordingly, the adder of the present invention generates group carry-propagate and group carry-generate signals, in parallel, from carry-chains of varying length The carry-chains provide a single pair of carry generate outputs which can be combined with the outputs of one or more other cells, for performing the carry-select operations The adder does not require overlapping groups of car ry generate outputs and does not require Manchester carry chains having intermediate outputs, except one such chain in the recursive embodiment shown as cell 34 The recursive embodiment can be used to eliminate the need for 16-bit ripple adders, which otherwise limit the speed of the adder Finally, the invention can be readily adapted to perform multi-operand summation i e, summation of 2 operands. In the drawings and specification, there have been disclosed typical preferred embodiments of the invention and, although specific terms are employed, they are used in a generic and descriptive sense only and not for the purposes of limitation, the scope of the invention being set forth in the following claims.
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